OldComp.cz

Komunitní diskuzní fórum pro fanoušky historických počítačů


Právě je 19.03.2024, 06:46

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]




Odeslat nové téma Odpovědět na téma  [ Příspěvků: 99 ]  Přejít na stránku Předchozí  1, 2, 3, 4, 5, 6, 7  Další
Autor Zpráva
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 23.04.2021, 14:29 
Offline
Radil

Registrován: 08.10.2013, 18:00
Příspěvky: 296
Has thanked: 12 times
Been thanked: 228 times
danhard píše:
Ale asi Tě zklamu, moje zjednodušené řešení se chová ve výstupnich adresách identicky.
To je dobře, pokud to dělá to samé, není problém. Prve to vyžnelo tak, že v tom řešení uvažuješ jen případ SW=SEA-SSE.

danhard píše:
ps. pro SSA=0, SEA=5, SOF=SEA*8 dává výraz SOF-SW záporný výsledek a podtečeš tak adresu přes nezobrazovanou oblast 384 byte. Tam si můžeš schovat nějakého vira, který pak vyskočí na obrazovku :lol:
V tom je ten fígl, že se přes SW dostanu na celou VRAM z "druhé strany" z pohledu obrazovky od spodu, a to vše přistupem jen na první řádky. Však podobné kousky dělám v demu madonna2 s videem.

danhard píše:
Brikule se scrollem se dají dělat, jen když scroll nepoužíváš při zobrazení.
To zrovna v MZ800 není problém si na pár řádků (třeba těch použítých 8) videa dělat něco jiného (obsluhu klávesnice, zvuk, kdyby ztráta 8 řádků z 312 bylo plýtvání času), zdrojů přerušení od obrazu je dost. Proti tomu co dělají v demech commodoristi, je tohle ještě standardní použití :) Pravda, používat u toho scroll ve zbytku obrazu, to je větší challenge, to už je hodno těch profi dem.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 23.04.2021, 14:58 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
suksoft píše:
Na vystup celeho obvodu multipex 3 vstupy - vyber bude delat logicke hodnoty z komparatoru a rezimu zobrazeni
1) pruchod signalu DA/MA (zadna zmena)
2) vystup z adder1
3) vystup z subtractor1

Ale já bych tam ani multiplexor nedával, ty sčítačky budou průchozí a já buď uschopním SOF i SW, nebo jen SOF, nebo zablokuju obojí, pak to bude průchozí.
Násobení vstupu sčítačky nějakým enable mě nic nestojí.

Musím vyzkoušet, jak se tam taková sčítačka naláme a kolik to zabere, když to bude časově optimalizovat, když to zadám v ABELu.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 25.04.2021, 09:45 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Tak jsem zkusil 10-bit sčitačku do CPLD.
Zápis v ABELU byl jednoduchý S = A + B;
Za hodinu mi to ohlásilo, že XC9572XL je moc malá a že potřebuje 360 makrocel :lol:
Důvod je jasný, překladač nemá na sčítačku žádnou chytrost a přeloží to jako velkou pravdivostní tabulku z které vygeneruje kvantum minimalizovaných rovnic.
Při fittingu se to snaží ještě minimalizovat dále, ale po několika průbězích se nedostane na dostatečně primitivní řešení a vzdá to.
Samozřejmě, když se to tam zadá jako řetězec jednobitových sčítaček a zamknou se výstupy, tak to tam naláme stejně, jako je to v Sharpovi, 19 makrocel, max. zpoždění 10d.
To by ale bylo škoda, nevyužít vlastností CPLD, lepší jsou dvoubitové řezy, pak to umí nalámat do 14 makrocel / 63termů 5d.
Nejlíp se mi to podařilo do 13m / 88t 4d, pak už začíná mít fitter problémy s umístěním a nejaké uvolňování je kontraproduktivní.
Stejně jsem udělal i tu 7-bit odečítačku. Nalámané na 3 části 9m / 53t 3d.
Nemám vyzkoušené jestli to umí správně minus -, protože ho editor zobrazuje tence, tak mám substrakci zapsanou jako
S = A + !B + 1;
Celkově tam je tedy 22 makrocel a zpoždění 7d, místo 32 makrocel a zpoždění 17d, kdybych to jen opsal, jako jednobitové sčítačky.
Jdu řešit ty komparátory :)

Tak komparátor < 10bit se naláme přímo do 19m / 146t 3d, což je nepoužitelné.
Rozdělení na 5+5 bit 4m / 74t 2d už je lepší, ale je to stále moc termů, makrocela má sama 5 o ostatní si půjčuje od okolních, když potřebuje víc než asi 15, tak už zalehává sousední makrocely úplně a špatně se to umisťuje.
Rozdělení na 4+3+3 dalo 5m / 45t 2d a to už se umísťuje dobře.

Komparátor < 7bit se naláme už přímo velmi dobře 2m / 30t 2d a rozdělením na 4+3 se už nic moc nezíská.

Spěje to k tomu, že se celá scroll logika dá nacpat do jedné XC9572XL :D

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 26.04.2021, 10:53 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Tak umístěno, nalámáno, XC9572XL to těsně přetéká :D
60 makrocel / 300 termů (z 360) max. zpoždění 10d.
Celkové zpoždění by nebyl takový problém, ale zpoždění na spodních 8 bitech, které vzorkuje RAS je kritické a tam je to horší.

V původním provedení to odhaduji na 90 makrocel / 400 termů, takže by se to mělo do 128 makrocel vejít i s výstupním multiplexem pro VRAM.
Celý GDG by se měl dát umístit do 4ks 128CPLD, není zapotřebí stavět nějaké monstrum s 8 x 8 ATF1508AS, stačí 4 do patice a zadrátovat to na bastl desce :D

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 26.04.2021, 16:01 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
suksoft píše:
Jinak kdyz se koukam na originalni zapojeni, tak si myslim ze ten subtractor vpravo je zbytecne 10 bitovy. Stacilo by ho udelat 7 bitovy a 3 nejnizsi bity z SOF proste jen obchvatem pripojit na nasledujici obvody.

Když se dělá hranice SEA-SOF dopředu, tak musí být sčítačka i komparátor 10-ti bitový, protože posun SOF může být i do strany, modulo 8 znaků a k rolování oblasti dojde na 10-ti bitové vstupní adrese.
Všechno stojí čas a místo na chipu. Jemněji to neudělali, protože se jim to tam prostě nevešlo :D

Co se týče zpoždění, tak se dá udělat v původním zapojení v celé cestě 8d pro horní bity adresy a 5d pro RAS.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Naposledy upravil danhard dne 26.04.2021, 17:13, celkově upraveno 1

Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 26.04.2021, 16:05 
Offline
Pan Štábní
Uživatelský avatar

Registrován: 14.05.2013, 19:10
Příspěvky: 1485
Bydliště: Kurim
Has thanked: 826 times
Been thanked: 577 times
Já tedy nechci narušovat nikomu jeho kruhy, ale původní výkop od Pandy byl GDG ve stylu MOnSter 6502, tj. spousta diskrétních tranzistorů a blikátek. Narvané to celé v CPLD už máme a je to funkční. Samozřejmě by stálo za to to zoptimalizovat a přepsat do srozumitelného čitelnějšího kódu, ale to mi přijde, že je zase asi na jinou diskusi.


Přílohy:
SHARP_MZ-800_GDG_CPLD_replacement.jpg
SHARP_MZ-800_GDG_CPLD_replacement.jpg [ 321.79 KiB | Zobrazeno 3905 krát ]

_________________
http://www.8bity.cz
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 26.04.2021, 17:30 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
suksoft chtěl něco pořádnýho v PLCC pouzdře a ne převliknutý FPGA :D

Už jsem tu nabízel Spartany, který jsem používal před 20-ti lety a byl jsem sprdnut.
V PLCC pouzdře mám jen dva XCS05, ale do jednoho by se to stejně nevešlo :lol:

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 26.04.2021, 18:38 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1197
Has thanked: 358 times
Been thanked: 304 times
Martin8bity píše:
Já tedy nechci narušovat nikomu jeho kruhy...
Jsem to nechtel byt ja ;-)

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: GDG replica inside old CPLD
PříspěvekNapsal: 26.04.2021, 19:08 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2722
Has thanked: 144 times
Been thanked: 422 times
Kluci rozdelil jsme to na dve vlakna. Myslim ze toto je skoro idelani reseni.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replica inside old CPLD
PříspěvekNapsal: 26.04.2021, 19:39 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Já jen upozorňuju, že realizace v opravdovém CPLD má svoje specifika.
a) je většinou pomalejší, takže to musíš trochu urychlit
b) musíš trochu šetřit materiálem a využívat jiných vlastností CPLD, jinak se nedoplatíš :D

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 27.04.2021, 12:27 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2722
Has thanked: 144 times
Been thanked: 422 times
danhard píše:
suksoft píše:
Jinak kdyz se koukam na originalni zapojeni, tak si myslim ze ten subtractor vpravo je zbytecne 10 bitovy. Stacilo by ho udelat 7 bitovy a 3 nejnizsi bity z SOF proste jen obchvatem pripojit na nasledujici obvody.

Když se dělá hranice SEA-SOF dopředu, tak musí být sčítačka i komparátor 10-ti bitový, protože posun SOF může být i do strany, modulo 8 znaků a k rolování oblasti dojde na 10-ti bitové vstupní adrese.
Všechno stojí čas a místo na chipu. Jemněji to neudělali, protože se jim to tam prostě nevešlo :D

Co se týče zpoždění, tak se dá udělat v původním zapojení v celé cestě 8d pro horní bity adresy a 5d pro RAS.


Ja ale pisi o prave odcitacce co dela SOF-SW.

Danharde ukazes nejake .abl soubory jak jsi udelal ty scitacky nebo komparatory?


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replica inside old CPLD
PříspěvekNapsal: 27.04.2021, 15:44 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Ta odečítačka stačí zajisté jen 7 bitů.

Mám to tam naházené v jedné rovině jak jsem to lepil a je v tom zmatek, já to v ABELu ani jinak nedělal :)
Kód:
module scroll1
Title 'atest'
Declarations

D7..D0   PIN;         
DA12..DA3 PIN;
EN PIN;
CSSA PIN;
CSEA PIN;
CSW PIN;
CSOFL PIN;
CSOFH PIN;

DMA12..DMA3 PIN istype 'com';
      
SSA6..SSA0 node istype 'reg';
SEA6..SEA0 node istype 'reg';
SW6..SW0 node istype 'reg';
SOF9..SOF0 node istype 'reg';

D = [D7..D0];
DA = [DA12..DA3];
SSA = [SSA6..SSA0];
SEA = [SEA6..SEA0];
SW = [SW6..SW0];
SOFL = [SOF7..SOF0];
SOFH = [SOF9,SOF8];

CL PIN istype 'com';      "scitacka 10 2+2+2+2+2
CM PIN istype 'com';
CH PIN istype 'com';
CT PIN istype 'com';
CU PIN istype 'com';
S9..S3 PIN istype 'com';
AL = [0,DA4,DA3];
BL = [0,SOF1,SOF0];
SL = [CL,DMA4,DMA3];
AM = [0,DA6,DA5];
BM = [0,SOF3,SOF2];
SM = [CM,S3,DMA5];
AH = [0,DA8,DA7];
BH = [0,SOF5..SOF4];
SH = [CH,S5..S4];
AT = [0,DA10,DA9];
BT = [0,SOF7,SOF6];
ST = [CT,S7,S6];
AU = [0,DA12,DA11];
BU = [0,SOF9,SOF8];
SU = [CU,S9,S8];

C7L PIN istype 'com';      "odecitacka 7bit 2+2+3
C7M PIN istype 'com';
A7L = [0,S5..S3];
B7L = [0,!SW2..!SW0];
S7L = [C7L,DMA8..DMA6];
A7M = [0,S7..S6];
B7M = [0,!SW4..!SW3];
S7M = [C7M,DMA10..DMA9];
A7H = [S9..S8];
B7H = [!SW6..!SW5];
S7H = [DMA12..DMA11];

K1,K2,K3,K4,K5 PIN istype 'com'; "vystup komparatoru
DAK = [DA12..DA6];
SK3 = [S9..S3];

Equations

SSA   := [D6..D0];
SSA.clk  = CSSA;

SEA   := [D6..D0];
SEA.clk    = CSEA;

SW   := [D6..D0];
SW.clk   = CSW;

SOFL   := [D7..D0];
SOFL.clk = CSOFL;

SOFH   := [D1, D0];
SOFH.clk = CSOFH;

SL   = AL + K5 & BL;      "scitacka DA+SOF 10bit 2+2+2+2+2
SM   = AM + K5 & BM + CL;
SH   = AH + K5 & BH + CM;
ST   = AT + K5 & BT + CH;
SU   = AU + K5 & BU + CT;

S7L   = A7L + K4 & !B7L + K4;   "odecitacka DA+SOF-SW 7bit 2+2+3
S7M   = A7M + K4 & !B7M + C7L;
S7H   = A7H + K4 # !B7H + C7M;

K1   = (DAK < SSA);      "komparator DA < SSA 3+4           

K2   = (DAK < SEA);      "komparator DA < SEA 3+4           
         
K3   = (SK3 < SEA);

K4   = K3 & !CT;      "komparator DA+SOF < SEA 3+4

K5   = K1 # !K2;          

end scroll1
Zajímavé je pak se hrabat ve fittingu, u CPLD to ještě jde :D
Dlouhý komparátory se dají stáhnout na 2d, ta 10 bit sčítačka ve 2 bit řezech má zpoždění 5D a dá se urychlit na 3d, když to říznu 3+3+4, tak je to sice 3d, ale zalehne to termama půl XC9572.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replica inside old CPLD
PříspěvekNapsal: 29.04.2021, 10:57 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2722
Has thanked: 144 times
Been thanked: 422 times
Danharde tak jsem se optal te firmy na koupi 100 kusu XCS20-3TQG144I. Celkova castka je US$1,968.00, to je trosku radove jinde nez ocekavana cena. Jinak podle mne z teto rady jsou dobre pro pokusy XCS10 v PLCC pouzdru. A XCS30XL v VQ100 pouzdru. Na aliexpress.com co maji v rade "new"-prelozeno slovem pouzite za rozumnou cenu.

Co jsem od soboty zjistil. Ocekavany problem u 9572 je ten, ze spatne se generuje Latch obvod. Nastesti je to i firmou Xilinx brano jako bug a tak je to popsane vcetne reseni. Strucne receno, neni mozno napsat logickou rovnici a ocekavat ze se to spravne prelozi do funkcniho stavu. Existuji dve zakladni obezlicky.

Problem rady XCS (no XL) je ze neumi pouzit flip-flop jak Latch. To umi az verze XCS-XL. Berme v potaz ze uvnitr GDG je hodne Latch obvodu a urcite je to lepsi pouzit hotove veci na cipu nez to generovat v Lut casti.

Idealni stav by byl, vse prevest na rovnice a ty nechat prelozit. Je jasne ze treba u 9572 je idelani pouzit modul Latch jako nahradu za rovnici co popisuje Latch v GDG. Uz ted je jasne ze nepomuze pouze NOREDUCE ale je potreba pouzivat i COLLAPSE. U rady XCS uz jsou preklady lepsi, zde uz se na problem divalo jinak a je to lepe resene. XCS ale uz neni puvodni CPLD ale FPGA.

Vzal jsem vstupni data z me emulace GDG a vsecny vstupy a vystupy vnitrich signalu jsem dal do tabulkoveho kalkulatoru. Je to opravdu hodne signalu. Celkem je to 162 signalu. Nektere ale nepotrebujeme a tak se daji urcite vyvody nepouzivat/ignorovat.

Rozdelil jsem vyvody na cast motherboard - zde je 57 signalu. Rucne se musi na 26 mist pripajet vodic. Cast video se bude resit separatne. V prvni fazi muze generovat obraz unikarta. Takze video cast muze obsahovat jen obvody pro synchronizaci ale ne vlastni zpracovani obrazu. Vychazim z toho ze v Sharpovi bude vypajen GDG. 31 signalu se vezme z patice pro CPU. Signaly VRAS a VCAS se daji do log1 aby se video pamet na zakladni desce deaktivovala.

Jedna karta bude delat zakladni oscilatory, aktivaci periferii a podobne. Druha bude generovat grafickou cast.

Co se tyce emulace. Ted jak jsem jiz psal vim ze treba F601 ma tri subverze. Take neni problem pri exportu dat (generovani Verilogu) zmenit obsah modulu na uplne neco jineho.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replica inside old CPLD
PříspěvekNapsal: 29.04.2021, 13:44 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
suksoft píše:
Co jsem od soboty zjistil. Ocekavany problem u 9572 je ten, ze spatne se generuje Latch obvod. Nastesti je to i firmou Xilinx brano jako bug a tak je to popsane vcetne reseni. Strucne receno, neni mozno napsat logickou rovnici a ocekavat ze se to spravne prelozi do funkcniho stavu. Existuji dve zakladni obezlicky.

A jakej je tam konkrétně problém ? Už u GALů se dělal latch zavazbenou makrocelou s přídrží, tady to můžeš udělat ještě přes asynchronní set/reset.
Pokud je to zavazbená funkce, tak musí být zamknutá, aby to překladač nezařadil do další funkce.
Postavte to z GALů, to je to správný sebemrskačství :lol:
Na Ali jsem si objednal XC95144XLTQ100, tak jsem zvědavej, co příjde.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replica inside old CPLD
PříspěvekNapsal: 29.04.2021, 15:03 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2722
Has thanked: 144 times
Been thanked: 422 times
Narychlo posilam nejake odkazy:
https://archive.eetasia.com/www.eetasia ... S=DOWNLOAD
https://www.xilinx.com/support/answers/12648.html
https://www.xilinx.com/support/answers/11011.html

Konkretne je potreba oznacit signal jako Collapse aby to fitter neposunul do jine makrocely pri optimalizaci. Uplne idelani je pouzivat makra od vyrobce. To ale samozrejme udela to, ze jeden zdrojak bude pouzitelny pouze pro jednoho vyrobce. V nasem pripade Xillinx 9500. Ale co kdyz budu chtit pouzit Altera EPM? Mimochodem kdyz se Abel ukaze jako nevhodny jazyk pro projekt, tak pro ATF1508 je idelani to delat ve VHDL (Verilog) pro EPM a pak to jen zkonvertovat do cilove platformy.


Nahoru
 Profil  
 
Zobrazit příspěvky za předchozí:  Seřadit podle  
Odeslat nové téma Odpovědět na téma  [ Příspěvků: 99 ]  Přejít na stránku Předchozí  1, 2, 3, 4, 5, 6, 7  Další

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]


Kdo je online

Uživatelé procházející toto fórum: Žádní registrovaní uživatelé a 1 návštěvník


Nemůžete zakládat nová témata v tomto fóru
Nemůžete odpovídat v tomto fóru
Nemůžete upravovat své příspěvky v tomto fóru
Nemůžete mazat své příspěvky v tomto fóru
Nemůžete přikládat soubory v tomto fóru

Hledat:
Přejít na:  
cron
Založeno na phpBB® Forum Software © phpBB Group
Český překlad – phpBB.cz