OldComp.cz

Komunitní diskuzní fórum pro fanoušky historických počítačů

Zptky do minulosti!

Právě je 03.08.2021, 02:06

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]




Odeslat nové téma Odpovědět na téma  [ Příspěvků: 1444 ]  Přejít na stránku Předchozí  1 ... 77, 78, 79, 80, 81, 82, 83 ... 97  Další
Autor Zpráva
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 17.12.2019, 19:24 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
Tak jsem udelal schema delice pro PAL a NTSC. Oboji jsem zkusil na realnem FPGA a videl jsem spravne vysledky. Take jsem zkusil CKMS, zde je ale maly problem. Hlavni citac ma z nejakeho duvodu Enable=log0 a tak necita. Kdyz jsem ho rucne prepnul na log1 tak vse funguje. Asi je tam nejaky problem s resetem.


Přílohy:
schematic_cpu.pdf [74.66 KiB]
189 krát
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 18.12.2019, 08:10 
Offline
Pan Štábní
Uživatelský avatar

Registrován: 16.03.2017, 11:36
Příspěvky: 1490
Bydliště: Kósek vod Brna
Has thanked: 86 times
Been thanked: 96 times
Jak zlokalizuju např. F302_NAND__155 v překreslovacím programu?

_________________
TEMS-49, PMI-80, rep. MK14, ZX81, ZXspectrum+, TI58, MZ-800


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 18.12.2019, 10:31 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
microlan píše:
Jak zlokalizuju např. F302_NAND__155 v překreslovacím programu?


Microlane u Mikese jem ale videl ze pouziva oznaceni jako F302_15_2. Popis kde to vidis, jinak ti asi nepomuzu.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 18.12.2019, 10:32 
Offline
Pan Štábní
Uživatelský avatar

Registrován: 16.03.2017, 11:36
Příspěvky: 1490
Bydliště: Kósek vod Brna
Has thanked: 86 times
Been thanked: 96 times
No v tom posledním PDFku, co jsi tu postnul

//Právě ty Mikešove názvy jsou zpětně lokalizovatelné

_________________
TEMS-49, PMI-80, rep. MK14, ZX81, ZXspectrum+, TI58, MZ-800


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 18.12.2019, 15:02 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
microlan píše:
No v tom posledním PDFku, co jsi tu postnul

//Právě ty Mikešove názvy jsou zpětně lokalizovatelné



To je strasne jednoduche. To ozneceni dole je jen pomocne oznaceni typu ve Vivadu. Spravne oznaceni je nahore a je to B1352. Pak otevres soubor cesty_blok.txt, treba z www.radeksuk.cz/sharp/gdg/program/data2 ... y_blok.txt a zacnes hledat pres CTRL-F B1352. Okamzite vidis, ze to ma dva privody a jeden odvod a souradnice odvodu jsou 585,300.

kousek souboru jsem prekopiroval:
1618;5830297;B1352;I;B;F302;2-Input NAND gate;;;583;297;0;F302_141_9_in1;F302_141_9;in1;False;741;1656;1790;False;;0;0;7;1;0;0;True;True;
1619;3710263;B1352;I;A;F302;2-Input NAND gate;;;585;297;0;F302_141_9_in2;F302_141_9;in2;False;5139;1675;4830;False;;0;0;6;1;0;0;True;True;
1642;5830263;B1352;O;Q;F302;2-Input NAND gate;;;585;300;0;F302_141_9_out;F302_141_9;out;False;3048;1772;1642;False;;0;0;0;0;1;1;True;True;


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 18.12.2019, 18:52 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
Ta konecne mam chvilku casu a napisi co jsem zmenil u mne v projektu. Mikesi abych mohl take delat simulace, tak jsem predelal cast definic ze System Verilog na cisty Verilog. Ted muzu spoustet ve Vivado simulace. Zatim mam minimalistickou simulaci. Generuji softwarove frekvenci 177,34 MHz. Tu pak delim deseti a to vstupuje do GDG. Signaly vypadaji stejne jako v realnem FPGA, takze toto funguje.

Generovani test benche delam ted pres citac. Ten ve spravnem okamziku meni signaly na vstupu a tak generuje vstupy do GDG. Citac asi necham zachovany ale udelam k tomu nejaky FSM. Take bych chtel delat vstupy vice podobne signalum z originalniho Z80 CPU. Ten citac mi pripada mozna lepsi nez bezne simulacni vzruchy, uz proto, ze se to da pak pouzit pri testovani realneho cipu.

Microlane ty posledni data mi delaji nejaky problem na prvnim hlavnim citaci. Ted je uzemneny enable vstup? To je divne. Casem se na to podivam. Zatim budu pouzivat predchazejici data.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 19.12.2019, 02:56 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
Tak jsem (o malo) pokrocil. Asi nejdulezitejsi bude lepe rozsirit definice funkcnich bloku, pridat inicializaci pro simulaci. Treba ten B1494 se bez upravy neda simulovat. Nevi jaka je vychozi hodnota a proto neosciluje.


Přílohy:
gdg9.png
gdg9.png [ 63.75 KiB | Zobrazeno 3389 krát ]
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 19.12.2019, 11:15 
Offline
Profík

Registrován: 11.11.2013, 10:29
Příspěvky: 879
Has thanked: 203 times
Been thanked: 237 times
Musis to navazat na reset, potom to bude fungovat spravne.
Příloha:
GDG_2019-12-19 101001.png
GDG_2019-12-19 101001.png [ 15.18 KiB | Zobrazeno 3373 krát ]

Vlevo je stav na zacatku, za nim pri resetu a vpravo je po skonceni resetu, kdy uz normalne cita.

Rozsirovat definice je IMHO zbytecne, stejne jako mit v kazdem logickem hradle synchronni zpozdeni. Pouzij dusledne buffery a nebude nikde vznikat zadna kolize nebo neurcity stav.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 19.12.2019, 11:41 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
Mikes21 píše:
Musis to navazat na reset, potom to bude fungovat spravne.
Příloha:
GDG_2019-12-19 101001.png

Vlevo je stav na zacatku, za nim pri resetu a vpravo je po skonceni resetu, kdy uz normalne cita.

Rozsirovat definice je IMHO zbytecne, stejne jako mit v kazdem logickem hradle synchronni zpozdeni. Pouzij dusledne buffery a nebude nikde vznikat zadna kolize nebo neurcity stav.


Promin ale ty nedelas zadny reset ale vyvolavas TEST_TEMP_MOD7, coz je kombinace pro testovani obvodu a ta v realnem Sharpovi neni nikdy aktivovana. Je potreba vsechny latche spravne nastavit na vychozi hodnotu a pak to funguje. Simulator tam dava cervenou caru, protoze opravdu nevi jaka hodnota tam je a proto neni schopen menit stav. Po inicializaci registru nema problem okamzite menit stav dle ocekavani.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 19.12.2019, 12:32 
Offline
Profík

Registrován: 11.11.2013, 10:29
Příspěvky: 879
Has thanked: 203 times
Been thanked: 237 times
No, a co je reset? Co myslis tim "vyvolavas TEST_TEMP_MOD7"? TEST je 0, TEMP chodi pres oscilator a MOD7 z prepinace. To je ten problem? Zadne testovani obvodu nevyvolavam. Nejak nerozumim tomu, kdyz nastavuji pocatecni stav resetem (jako na realnem hw) a ty nastavis "vsechny latche spravne na vychozi hodnotu". Ale dulezity je cil - obvody jsou nastavene a funguji.
Nic nemusim k obvodum pridavat.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 19.12.2019, 12:53 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
Ale prave tento citac se neresetuje a proto je dulezite aby mel nejakou vychozi hodnotu.

Jinak TEST_TEMP_MOD neni nic jineho nez NAND techto tri signalu. Protoze ale u realneho Sharpa je vzdy TEST=0, tak vzdy vystup musi byt log1 a presto nejede vlak. Prave proto se toto neda pouzit jak "inicializacni" vstup.

V tem obrazku nespoustis Sharpa v beznem rezimu ale testujes co dela vstup TEST plus ty dalsi dva (pomocne testovaci) vstupy. F642_131_10/RES musi byt vzdy log0.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 19.12.2019, 15:01 
Offline
Profík

Registrován: 11.11.2013, 10:29
Příspěvky: 879
Has thanked: 203 times
Been thanked: 237 times
Neni pravda, v ceste je jeste F631_150_19, proto se da pouzit jako inicializacni vstup. Ten ma nekde ve zdroji i_CLK0, tak ze hodiny to ma.
Jo a vstup TEST vybec netestuji, jen ho nastavim na 0.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 19.12.2019, 18:34 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
Posilam jak vypada F631_150_19 coz je bunka B2881. Vstup je pri TEST=log0 nastaven log1. Pri prvnim sestupne hrane je nO nastaven na log0 a to mas videt i v dalsim bloku. Takze vstup RES B1494 je nastaven na log0 a neni duvod neco nulovat.


Přílohy:
gdg10.png
gdg10.png [ 125.98 KiB | Zobrazeno 3964 krát ]
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 21.12.2019, 19:54 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
Tak jsem zjistoval ktere signaly delaji casovou smycku a jsou to tyto "O" vyvody funkcnich bloku cislo:

B0306 typ F302
B0920 typ F304
B1675 typ F303
B1371 typ F304
B0763 typ F302

Vse jsou RS klopne obvody co si pamatuji nejake nastaveni (nastavuji se pomoci in,out portu).

Asi softwarove tam dodam jiny typ funkcniho bloku co v sobe bude mit zpozdeni. Realne se to tyka tri typu funkcnich bloku a to F302, F303 a F304.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 22.12.2019, 02:31 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2287
Has thanked: 108 times
Been thanked: 289 times
Tak ty casove smycky jsem vyresil tak, ze na vhodnych mistech automaticky doplnim zpozdovac primo do zdrojoveho verilog kodu. Takze ted to muzu prelozit bez zpozdovacu ci s nimi. Vse dela definice jednoho symbolu na zacatku souboru. Kdyz se rozhodnu ze kazde hradlo ma mit zpozdeni, staci zadat "`define PRIDAT_VYSTUPNI_LATCH ANO" a u vsech funkcnich bloku se doplni zpozdovac. Pravda je ze u flip-flopu f6xx jsem to zatim nedelal.

Nejaky cas jsem stravil navodem na simulaci. Vse jsem predelal na Verilog a uz nemam zadny VHDL kod. Take jsem si pripravil testovaci soubory pro pripadne testovani funkcnich bloku pro pripad ze by neco neslo jak budu ocekavat. Nektere funkcni bloky jsem si i otestoval.

V priloze je vystup z jednoducheho stavoveho automatu. Postupne udela 5 zakladnich operaci jak to dela Z80 CPU, neni to uplne dokonale ale uz je to hodne blizke realnemu stavu. Pro testovani mi to ted staci. Vyhoda tohoto reseni je, ze to funguje jak v simulaci, tak v realnem obvodu. Da se to rozsirovat.


Přílohy:
gdg11.png
gdg11.png [ 39.65 KiB | Zobrazeno 3874 krát ]
Nahoru
 Profil  
 
Zobrazit příspěvky za předchozí:  Seřadit podle  
Odeslat nové téma Odpovědět na téma  [ Příspěvků: 1444 ]  Přejít na stránku Předchozí  1 ... 77, 78, 79, 80, 81, 82, 83 ... 97  Další

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]


Kdo je online

Uživatelé procházející toto fórum: Žádní registrovaní uživatelé a 1 návštěvník


Nemůžete zakládat nová témata v tomto fóru
Nemůžete odpovídat v tomto fóru
Nemůžete upravovat své příspěvky v tomto fóru
Nemůžete mazat své příspěvky v tomto fóru
Nemůžete přikládat soubory v tomto fóru

Hledat:
Přejít na:  
Založeno na phpBB® Forum Software © phpBB Group
Český překlad – phpBB.cz