OldComp.cz

Komunitní diskuzní fórum pro fanoušky historických počítačů


Právě je 29.03.2024, 10:59

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]




Odeslat nové téma Odpovědět na téma  [ Příspěvků: 1488 ]  Přejít na stránku Předchozí  1 ... 75, 76, 77, 78, 79, 80, 81 ... 100  Další
Autor Zpráva
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 01.12.2019, 12:40 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Tak dalsi pokrok. Toto je seznam hradel co delaji aktivaci vyvodu na Joystick. Ten reaguje na portu 0F0h a 0F1h. Toto je test portu 0F1h.

F100_NOT B0456( .I(P0230127), .O(P0230125) );
F302_NAND B0457( .I1(P0230125), .I2(P0270127), .O(P0450059) );
F202_NOR B0462( .I1(P0000003), .I2(P0450059), .O(P0490125) );
F302_NAND B1024( .I1(P0490125), .I2(P4880193), .O(P4880227) );
//---

F421_AND_NOR_1_2 B0871( .I1(P5920193), .I2(P5720193), .I3(P5120057), .O(P4880193) );
F304_NAND4 B0270( .I1(P5110059), .I2(P5330056), .I3(P5650056), .I4(P4650000), .O(P5120057) );
F101_NOT_NOT B0423( .I(P5520000), .O(P5150091) , .nO(P5110059) );
F101_NOT_NOT B0275( .I(P5290000), .O(P5310057) , .nO(P5330056) );
F101_NOT_NOT B0283( .I(P5080000), .O(P5630057) , .nO(P5650056) );
F102_NOT16 B0437( .I(P5730000), .O(P5720091) );
F304_NAND4 B0893( .I1(P5720091), .I2(P6050124), .I3(P6350125), .I4(P6110159), .O(P5720193) );
F304_NAND4 B0898( .I1(P5720091), .I2(P6030125), .I3(P6350125), .I4(P6110159), .O(P5920193) );
F101_NOT_NOT B0597( .I(P6390000), .O(P6030125) , .nO(P6050124) );
F101_NOT_NOT B0751( .I(P5950000), .O(P6110159) , .nO(P5930127) );
F101_NOT_NOT B0605( .I(P6160000), .O(P6350125) , .nO(P6370124) );

==

Kam je pripojeny signalovy vodic:
F100_NOT B0456( .I(P0230127), .O(P0230125) ); /IORQ_in signal1
F302_NAND B0457( .I1(P0230125), .I2(P0270127), .O(P0450059) ); k tomu pridan jeste /M1_in signal2
F202_NOR B0462( .I1(P0000003), .I2(P0450059), .O(P0490125) ); k tomu pridan jeste RD_in signal3
F302_NAND B1024( .I1(P0490125), .I2(P4880193), .O(P4880227) ); /JOY_out signal4

Je videt aktivace /JOY_out pri spravne kombinaci vstupu.


Přílohy:
gdg2.png
gdg2.png [ 45.49 KiB | Zobrazeno 6851 krát ]
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 01.12.2019, 17:09 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1198
Has thanked: 360 times
Been thanked: 304 times
suksoft: CS pro JOY a KEY jsou uz zmapovane ve VHDL docela dlouho (a taky overene simulaci), takze jesti ti to nechodi, tak musis mit chybu v datech nekde u sebe. Jinak, uz jsou odzkousene vsechny CS pro periferie. Overena je i prace s nekterymi registry pametovych banka atp.

Po exportu do low-level VHDL se uz 'prozkoumavani' oddelilo a presunulo na spojovani jednotlivych hradel do vetsich funkcnich celku. To, co existuje v tom low-level VHDL je pomerne slusne funkcni a dava to pekny obraz o funkcnosti GDG. Pro me uz tady 'investigativni' prace konci (vlastne uz skoncila docela davno, jeste pred TM). Mozna by bylo lepsi, asi to udelam, zalozit nove vlakno a oddelit oba smery, aby se to zbytecne nepletlo.

---------------------------------------------------------------
Konecne se mi povedlo 'dohnat' to, co udelal nobomi v jeho snaze slucovat low-level VHDL do vetsich celku. Nasel jsem vstupni driver na data a hned na to jeden 13-ti kanalovy multiplexer, coz povazuji za velky uspech (alespon pro me). Tohleto zjednodusi schema z 18 a 16 hradel do dvou. Pekne ne? ;-)
Po pochopeni zakladniho principu a zauceni, je to sice makacka, ale uz to celkem jde a dava to smysl. Zaroven je pekne, ze vysledek jde dobre simulovat a overit, ze se clovek nikde nespletl.
Ted by IMHO bylo potreba, nebo by to bylo vhodne, nahradit signaly, ktere tvori jednotlive busy/sbernice do jednoho signalu, ktery ma patricny pocet bitu. Nastesti se to Quartus snazi docela obstojne navrhovat sam a ulehcuje praci.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 02.12.2019, 14:44 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
[quote="suksoft"]Na http://www.radeksuk.cz/sharp/gdg/program/data20191126/
jsem dal vzory.jpg od Pandy. Pak jsem tam dal dva obrazky, jak ted mam u mne definovane F615 a F641.

U F615 mam OUT2 vlevo a vpravo od neho je OUT.
U F641 mam OUT vlevo a vpravo od neho je OUT2.

Potrebuji aby nekdo to zkontroloval a rekl zda to mam spravne ci spatne.

======

Mikesi muzes se na to podivat?


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 02.12.2019, 15:38 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Jak jsem jiz psal, tak ja pujdu cestou "slucovanim" funkcnich bloku do modulu. Prvni vlastovky uz mam. Dalsi funkci co budu chtit udelat je prejmenovani cest na neco rozumneho. To hodne pomuze pri dekodovani gdg uvnitr cipu. Clovek muze rychleji pochopit funkcni signalu.

Puvodne jsem chtel jit cestou prosteho vygenerovani kombinacniho obvodu. Bohuzel uvnitr GDG je 8 cest do nejdou prelozit az do hardware. Takze simulace, synteza a implementace jsou v poradku ale uz do vlastniho obvodu se to neda dat. Coz je i logicke, obvod se chova podle toho jak dlouhe jsou cesty uvnitr FPGA a po kazdem prekladu to muze byt jine. Resenim je samozrejme zrusit tyto cesty a pozdeji se na to podivat a vlozit tam nejake zpozdeni. Ja jsem se rozhodl jit cestou kterou jsem pouzil u projektu ZX ULA. Kazdy vystup funkcniho bloku ma na sobe flip-flop latch. Ten ted dela zpozdeni 5,6ns, to bohuzel zatim musim mit takto pomale aby mi sla ta ILA. Realny cip umi ale i 550 MHz, takze zpozdeni budu moci zmensit az na 1,82ns a to uz je asi realne zpozdeni uvnitr GDG.

Po pouziti velmi agresivnich atributu jsem donutil Vivado delat presne kod jaky chci. Skoro uplne jsem zakazal jakoukoliv optimalizaci.

V priloze je obrazek jak ted vypada modul IORQM1RD. Kdyz se jeste prejmenuji cesty na neco citelnejsiho, tak to bude i bezneho cloveka citelne.


Přílohy:
gdg3.png
gdg3.png [ 105.31 KiB | Zobrazeno 6791 krát ]
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 04.12.2019, 19:52 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Tak predevcirem v noci jsem dokoncil naprogramovani toho alisasu. Zatim to dava dobre vysledky. Take jsem udelal prvni verzi importu "bloku", i to funguje. Ted budu muset jeste predelat definice funkcnich bloku z VHDL do Verilogu. Prvni pulku mam. Pak udelam prejmenovani i vystupu z GDG aby se pouzivalo jmeno a ne cislo spoje. Lepe se to pak zpracovava.

Uz ted ale vidim ze resit to pouze ze schematu zapojeni co ukazuje Vivado (ale i jiny program) neni uplne idelani. Male moduly se takto daji resit ale jeste nezarazene bloky jsou dosti necitelne. Kazdopadne rozsekani cipu na male moduly je jasne reseni a tak to budu resit. Uvnitr gdg jsem si oznacil tu odcitacku a tam bych chtel zkusit se rozhlednout o okoli.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 05.12.2019, 18:58 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Tak dalsi posun. Funkcni Bloky F5xx jsou predelany na Verilog. Vystupy GDG jsou take oznaceny jmeny. Ted jsem zkusil oznacit 8 bitu te odcitacky (je jedina uvnitr GDG) a najit a pak celou cestu ven. V priloze je obrazek ktery to ukazuje. Je to cast modulu "nezarazeno" a ukazuje pres jake hradla to jde na vyvod VAD3out. Jinak ty hradla jsou 2x multiplex, pak synchronizace z CLK a nasledne negace jako posileni signalu pred opustenim gdg. Nezapomente si vsimnout ze z flip-flop obvodu to jde z nO a proto se to musi negovat.


Přílohy:
gdg5.png
gdg5.png [ 41.11 KiB | Zobrazeno 6675 krát ]
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 08.12.2019, 09:14 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Tak jsem opet pokrocil. Predelal jsem program aby ted vse sam zaridil a tak jsem ho mohl dat do scriptu. Ted menim dva soubory alias.txt a blocks.txt, nasledne spustim do_vivado.bat a vse se samo udela. Pak uz jen ve Vivado udelam syntezu, implementaci a necham si vygenerovat aktualni schema. Nasledne muzu prochazet schema a koukat co kam vede a rozhodnout jak se bude cesta jmenovat a do jakeho modulu dam pripadne nejaky funkcni blok.

V priloze je multiplex co je na vystupu gdg na video ram. Pred nim je jeste jeden jiny. Zatim to dava smysluplne vysledky.


Přílohy:
gdg7.png
gdg7.png [ 94.02 KiB | Zobrazeno 6626 krát ]
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 08.12.2019, 16:02 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Jenom dotaz, GCLK vede do všech buněk, protože to modeluješ jako synchronní logiku ?

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 08.12.2019, 16:39 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
danhard píše:
Jenom dotaz, GCLK vede do všech buněk, protože to modeluješ jako synchronní logiku ?



Presne tak. Prave jsem narazil na misto kde se z obycejnych NAND hradel dela RS klopny obvod a toto by neslo na FPGA prelozit, tada slo ale s negarantovanym vysledkem. Proto jsem se rozhodl vlozit 5,6ns zpozdeni na kazdem vystupu z funkcniho bloku. To je ten latch na vystupech.

======

Ted jsem se rozhodl ze budu delat Key vystup. Nejdrive jsem oznacil bunky co jsou "core" pro tuto cinnost. Pak jsem postupne oznacil "predchazejici" (vstupni). Co mi udelalo radost bylo, ze uz za par hradel jsem se dostal k jiz pojmenovanym cestam. Ted si hraju na casti co resi OUT 0f5h. Krasne je tam videt jak to funguje. Ted je mi jasne ze tyto rs klopne obvody nejsou z d-latch ale z nand hradel.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 10.12.2019, 00:48 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Tak jsem vcera zkusil zdokumentovat vystupy co aktivuji periferie a docela se darilo. Prace sice jde pomalu ale vysledek je uz videt. Vzdy jak se podari cast obvodu zdokumentovat, tak to pomuze dalsi casti. Je to prace ale na radu tydnu.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 10.12.2019, 08:17 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1198
Has thanked: 360 times
Been thanked: 304 times
To, kde se dela klopny obvod z NAND hradel je doplnene bufferem, prave proto, aby v nem nevznikal hazard. Proto se nemusi doplnovat kazde hradlo synchronnim spozdenim, ale muze byt jenoduse realizovane zakladni logikou.
Mas nejaky test-bench, ktery simuluje realny provoz na sbernicich GDG? Ten prece musi ukazovat, ze GDG je na 99% procent funkcni. Alespon me to tak funguje.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 10.12.2019, 10:36 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Mikes21 píše:
To, kde se dela klopny obvod z NAND hradel je doplnene bufferem, prave proto, aby v nem nevznikal hazard. Proto se nemusi doplnovat kazde hradlo synchronnim spozdenim, ale muze byt jenoduse realizovane zakladni logikou.
Az zpracuji skoro cele GDG, tak je mozne ze nejake zpozdovaci vystupni flip-flop zrusim. Zatim mi to nevadi a dokonce to pomaha, mam rychlejsi prelozeni.

Mikes21 píše:
Mas nejaky test-bench, ktery simuluje realny provoz na sbernicich GDG? Ten prece musi ukazovat, ze GDG je na 99% procent funkcni. Alespon me to tak funguje.

Zatim velmi spartansky. To co generuje rozhodne neni Z80 casovani. Ted ho ani nepouzivam. Ten test-bench mozna ani nebudu vyznamne rozsirovat. Je mozne ze udelam level shifters a FPGA dam paralelne na systemovou sbernici.

Ted co delam je, ze si necham ukazat cast C53G_out. Vidim ze to nastavuje ten bit0. Pak ze je tam nejaky latch co je nastavovan bitem3 - to je logicky nastaveni mode na MZ700. Toto je pro mne zajimavejsi. Take jsem si vsimnul ze vse se uvnitr gdg opakuje a tak vyreseni jednoho "bitu" pomuze vyresit i ostatni.

Jinak planuji potom prejit na vstupni linky. Radu uz mam zpracovanych. Pak na registry co jsou za tim. Take se chci podivat na ty dve scitacky. Az potom bych se chtel zajimat o citace. Mam monitor Benq co by mohl zobrazit i pal signal a to bude jedna z prvnich zkousek.

Jinak roztrideno mam asi 22% GDG. Pochopil jsem asi 10%. Zatim zadny zasek neni.

Co jsem musel Mikesi udelat je, ze jsem u F1xx zmenil O a nO podle Pandy. Pro strojove reseni tve oznaceni neni spatne ale pro cloveka se nehodi. Takze ten O opravdu znamena ze signal funkcnim blokem f1xx prochazi beze zmeny a pro nO to znamena inverzi. Hodne to pomuze pri dekodovani obvodu.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 12.12.2019, 08:32 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Opet jsem na tom trosku delal. Zameril jsem se na reset obvod. Ten je trosku slozitejsi a dostal jsem se na nejaky 2x4bitovy citac, ktery je pro reset dulezity. Z tohoto citace jsou vyvedeny dva vyvody co generuji nejake signaly. Puvodne jsem zadny citac nechtel resit ale alespon jsem popsal vyvody techto citacu. Kazdy vyvod ma na sobe buffer a to jak neinvertovany tak invertovany. Hned vedle je 7 kusu 4xNAND co dela nejake vyhodnoceni stavu. Prvni citac je mozna hlavni citac pro zpracovani obrazu a druhy je cast horizontalniho citace. Pak jsem se zameril na nejake AD vstupni signaly. Pri te prilezitosti jsem vyresil RS obvod pro out E3 a E1. Take out E5 a E6. I out E4 je lokalizovany.

Mam uz 25% obvodu zatrideno.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 13.12.2019, 00:04 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Tak super zprava. Zatim na sampano to neni ale velky pokrok zde je. Podarilo se mi najit out port CF a vsechny aktivatory registru 1 az 7. Pro zacatek jsem se zameril na SEA a SOF2 registr. Pekne vidim tu horni levou odcitacku a vystup z ni jde pres deset hradel a dostaneme se na tu spodni scitacku. Bude narocne to zdokumentovat a roztridit ale pujde to.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 13.12.2019, 23:49 
Offline
Radil

Registrován: 08.10.2013, 18:00
Příspěvky: 296
Has thanked: 12 times
Been thanked: 228 times
suksoft píše:
Tak super zprava. Zatim na sampano to neni ale velky pokrok zde je. Podarilo se mi najit out port CF a vsechny aktivatory registru 1 az 7. Pro zacatek jsem se zameril na SEA a SOF2 registr. Pekne vidim tu horni levou odcitacku a vystup z ni jde pres deset hradel a dostaneme se na tu spodni scitacku. Bude narocne to zdokumentovat a roztridit ale pujde to.

To by neměl být neřešitelný problém, to jsem dělal minulý měsíc. Celá scrollovací jednotka vypadá viz obrázek v příloze. Data dovnitř vcházejí negovaná (přes 8 negací xF8x100) což má důvod viz dále. Dále tu máme vstup DA (část výstupu z 13-bitového selektoru mezi adresou z CPU a generátorů obrazových adres) Ty dvě tebou zmíněné odčítačky jsou vlastně sčítačky, abysme byli přesní. Protože mají vstup carry-in můžou využít vlastnost A-B = A+!B+1 (kde ! je bitová negace), proto jsou taky registry zachyceny v negované formě. Pak tu máme tři komparátory, dva sedmi bitové a jeden desetibitový. Jeden ten 7-mi bitový je navíc s enable vstupem, je to zrovna ten, který vyhodnocuje SSA>DA (nehledě na to, že výstup je oproti obrázku v technical reference manuálu negovaný a i 6 nejnižších bitů SSA do něj vstupuje negovaných) a tím enablem se tedy zaručí, že pro jakékoliv vstupy vyjde DA<=SSA a tedy zdánlivě v obraze nad scrollovanou oblastí a tedy výsledná desetibitová sčítačka (hle tady už třetí) k adrese v paměti přičte nulu ... tedy s vypnutým enable vstupem na tomto komparátoru ke scrollingu nedochází - a to přesně se děje v MZ700 módu (no je to ještě malilinkato složitější, ale nebudu zabíhat do podrobností, které už asi stejně nikdo nečte). Selektor před výstupní sčítačkou vybere buď nic (tedy nulu, když je obraz mimo scrollovanou oblast) nebo SOF a nebo SOF-SW podle toho, kde se právě nacházíme, ale to už je taky známé z manuálu.
Příloha:
18Scroll1in.png
18Scroll1in.png [ 36.79 KiB | Zobrazeno 6376 krát ]

Sčítačky složené z jednobitových čítaček se hledají dobře, registry zase podle společných hodinových signálů, co už je zajímavější jsou ty komparátory, tak je pro představu přikládám, jak asi vypadají:
Příloha:
18Scroll1compSEA.png
18Scroll1compSEA.png [ 40.73 KiB | Zobrazeno 6376 krát ]

Příloha:
18Scroll1compSSA.png
18Scroll1compSSA.png [ 40.3 KiB | Zobrazeno 6376 krát ]


Nahoru
 Profil  
 
Zobrazit příspěvky za předchozí:  Seřadit podle  
Odeslat nové téma Odpovědět na téma  [ Příspěvků: 1488 ]  Přejít na stránku Předchozí  1 ... 75, 76, 77, 78, 79, 80, 81 ... 100  Další

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]


Kdo je online

Uživatelé procházející toto fórum: Žádní registrovaní uživatelé a 6 návštevníků


Nemůžete zakládat nová témata v tomto fóru
Nemůžete odpovídat v tomto fóru
Nemůžete upravovat své příspěvky v tomto fóru
Nemůžete mazat své příspěvky v tomto fóru
Nemůžete přikládat soubory v tomto fóru

Hledat:
Přejít na:  
Založeno na phpBB® Forum Software © phpBB Group
Český překlad – phpBB.cz