OldComp.cz

Tak ted jsem moc nepokrocil. Ale uz mam udelane rutinky co generuji prvni Verilog kody. Bude nasledovat rozdeleni programu do vice modulu aby to bylo prehlednejsi.

Tak za ten skoro rok se podarilo to, ze jsem v USA koupil knihu vcetne sw na preklad pro stare Spartany. V jednom antikariatu to stalo jen par dolaru. Takze vcetne postovneho to bylo tak malo ze se nemuselo z toho platit ani DPH. To byla prvni a posledni zasilka kde jsem nemusel platit DPH . Odesilatel i rukou napsal dopis na A4. To potesilo.

Take Danhard poslal co slibil. Moc dekuji.

Na podzim jsem koupil nejake kity. Byl to podle vseho ale podvodnik. Resim to uz nejaky mesic s bankou. Zatim to neni doresene.

Mam uz vyhlednute neco jineho v USA ale to je je 6x drazsi.

Koupil jsem nejake male Spartany. Jeste ze jsem to koupil v lete, ted koukam a cena sla o 100% nahoru. Jeden nakup nevysel, prodejce radeji vratil penize na ucet nez aby to poslal.

Klicove rozhodnuti bude jak se udelaji hlavni citace co jsou uvnitr. Hlavne jak zabranit generovani glitchu a pripadne spatnou reakci nasledujicich obvodu. Treba signal VAx_in_latch1_clk_log1 ovlada Latch registr. Nestabilita signalu na zacatku a konci aktivace neni problem. Data jsou stale na sbernici. Problem ale bude kdyz budeme chtit to zmenit na D-flip/flop latch. Ten uz nemusi byt uplne happy kdyz se mu takto budou menit hodiny.

Uvnitr GDG je virtualni citac 0-31. Stav meni kazdych 28ns. Napr. ten VAx_in_latch1_clk_log1 je v log1 po dobu 28ns. Otevru jine tema kde to popisi.

Uvnitr GDG je implementovanych nekolik R-S klopnych obvodu viz priloha.
Ty hradla uprostred jsou jen takove virtualni konstrukce, ktere vytvori syntezator.
Vedel by nekdo, jak takove zapojeni popsat ve VHDL tak, aby to bylo funkcni? V kazde ucebnici se da najit, jak to vyresit pomoci hodinovych impulzu, ale me by zajimalo spise neco bez jejich pomoci. Fakt je ten, ze tohle dokonale plete hlavu simulatoru a dela to potize pri synteze do cipu.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr, SAPI+

Co se tyce tech problematickych RS obvodu uvnitr GDG tak je jich 5. Ocividne je to okopirovane z MZ700. Dnesni prekladace s tim maji problem. Proto jsem v mem reseni dal maly zpozdovac do jedne cesty. To je ten Delay0763. Pak prekladac neprotestuje. Bez nej vi, ze neni schopen zajistit deterministicke chovani a jen mala zmena cest uvnitr FPGA zmeni pocatecni nastaveni cipu.

Dlouhodobe reseni ktere asi pouziji ja je synchronizace s CLK vne GDG. To se pouziva na nekolika mistech GDG.

Mikesi pekny priklad je https://vhdlguru.blogspot.com/2010/09/e ... onous.html . Da se pouzit u spartna3 nebo virtex4. Vygeneruje se FDCPE. Spartna6 to ale nezna.

Proc? A co to je FDCPE?
Tzn, ze kdyz tam vlozis ten DELAY, tak to nekde jde a nekde ne? To nechapu. Nebo ten priklad nekde nejde pouzit? A proc?

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr, SAPI+

Samozrejme jakykoliv VHDL kod se prelozi do ciloveho cipu. Kdyz ale cilova platforma neumi tzv "primitive", tak se to prelozi do LUT. Idealni kdyz platforma zna typ a muze pouzit nejake preddefinovane primitive. Ty chces soucasne delat SET a RESET a to umi prave u AMD to "FDCPE primitives". Intel jiste ma neco podobneho.

Napr. zde je stavova tabulka:
http://yang.world/podongii_X2/html/tech ... ib5_14.htm
a zde jak je to udelane uvnitr XC9000
http://yang.world/podongii_X2/html/tech ... fig129.htm

Jinak to reseni co ted pouzivam ja je nejrtivialnejsi a da se pouzit uplne vsude. Neudela to nic jineho nez ze to posune v case. U mne v realnem stroji je to cca 6ns.

Priklad https://vhdlguru.blogspot.com/2010/09/e ... onous.html se da take vsude pouzit. Je to obecny zapis asynchronniho rs klopneho obvodu.

Koupil jsem si znackovy originalni programator CPLD u jednoho velkeho evropskeho prodejce. Dodavka byla rychla, ani ne za dva dny to bylo dodano, maximalni spokojenost. Soucasti dodavky maji byt dva cipy na otestovani. Ano uvnitr originalniho baleni jsou dva cipy ale uplne jine pouzdro nez je patice na desce!?! Dnes se to poslalo zpet prodejci. Uvidim jak to vyresi. Pritom stacilo odecist cenu tech cipu co jsem nedostal.

Otazka je, zda je opravdu situace s cipy tak spatna, ze se nedodavaji spravne typy?

Cilovy CPLD co chci pouzit uz mam doma. I redukci na programovani. Uz jen ten programator. Samozrejme bych to na 99% naprogramoval i necim jinym co mam doma ale chtel jsem presne toto.

Nemluv v tajnůstkách, buď konkrétní

Ad FDCPE http://yang.world/podongii_X2/html/tech ... ib5_14.htm

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2

V jinem vlakne se na toto ptas. Tam to nepatri. Proto odpovidam zde. Muzes si nainstalovat ISE od Xilinxe a dovnitr si dat data co jsem drive zverejnil. To ti ukaze moduly, bloku uvnitr a jejich vzajemne propojeni.

Je blbost to delat pres MH74ALS00 a nebo pres tranzistory. Vse je pomale, original zajistoval zpozdeni v jednom bloku vcetne cesty do jineho ze je mensi nez 3 ns.

Obvod ktery to muze nahradit mozna bude EPM7512AETC144. Sice neni tak velky jak by bylo potreba ale kdyz se z originalu vynecha to co je jen pro otestovani cipu pri vyrobe a pripadne se lehce upravi reset po zapnuti, tak by se to sem melo vejit. Jinak tento pouzity cip stoji jen 4USD bez DPH a dopravy, takze je to relativne levne.

Kdyz by nekdo tomu venoval vice casu a cele to predelal na synchronni navrh tak by to bylo hodne male. Ale to je v soucasne dobe asi zbytecne. To by melo cenu jen kdyz by se i emulace Z80 CPU predelala na extremni rychlosti.

Tak stale jsem neopustil myslenku synchronniho navrhu. Alespon castecneho.

Kazdopadne se mi poradilo desifrovat co dela ten zpozdovac na vstupu load pro par/ser prevodniku. Cele je to ochrana aby casova domena kterou u sebe nazyvam pixel_clock menila stav drive nez prijde load signal do prevodniku. Nejlepsi reseni je pouzit oscilator o frekvenci 35,46895 MHz. Pak se da toto lehce prevest na jednu casovou domenu. Podle vseho asi vsechny hladinove latche se daji prevest na flip-flop. Ma cenu i zkusit udelat navic enable vstup registru a cele to dat do jedne globalni casove domeny. Cast obvodu se bude muset "negovat" aby to slo pekne dat do XC9500. Ono je to jedno jak je to udelano. Autor negoval signal aby mu to pekne vyslo. Kdyz se ale neguje cela signalova trasa tak je z toho puvodni nenegovana, co byla podle mne i v puvodnim navrhu. Je potreba videt kompletni cesty signalu a ne jen male useky. Jinak ty negace jsou tam predevsim pro konstrukci multiplexu a ze je jich tam pozehnane. Kdyz by bylo dosti flip-flop obvodu navic, tak i stavovy automat co relativne slozite vyhodnocuje v jake fazi "CPU cycle 1" a "CPU cycle 2" GDG je, by sel prepsat na globalni casovou domenu.

Udelal jsem si tabulku kam si pisi kolik bunek (macro) spotrebuje XC95288XL pro testovaci Verilog kod. Zkousim ruzne priklady jako je magnitude comparator nebo adder. Docela usporne to resi. Sice vysledek, to co se aplikuje v cipu je hodne slozity a necitelny ale to stejne clovek nemusi kontrolovat. Hlavni veci maji cca 370 bunek. Pak bude potreba tak 100 az 150 na ostatni veci. Takze cpld o kapacite 512 bunek by mohlo byt pouzitelne.

Jinak prestal jsem rozlisovat cpld a fpga. Ono se to prolina. Jediny rozdil je, ze cpld ma bezne mene bunek nez fpga.

Soucasne pri studiu xc9500 jsem se dozvedel jak casto se stava metastabilni stav. A ono to neni jen jednou za cas ale hodne casto. Proto se podivam kolik zdroju navic by to spotrebovalo kdyz by se to prevedlo na svoji samostatnou casovou domenu.

Dnes konecne se rozhodl prodejce mi poslat XCS20. Uz jsem skoro myslel ze to neposle a radeji vrati penize. Takze budu moci casem otestovat i na tomto velmi starem cipu.

Tak pri zjistovani do jakeho obvodu by to slo dat jsem zabrousil do hodne velke minulosti. A to jak i Xilinxe tak u Altery. Xilinx neni tak problematicky ale Altera po sobe smazala historii. I tak se mi podarilo jit az do roku 1997. Altera ma hodne chaoticke manualy ale ma nektere pekne hw kousky. Nastesti skoro 30 let zadny kompilator to neumi obsluhovat a tak o to neni ani zajem a cena je docela rozumna. Ma smysl si i jen s tim pohrat. Kdyz to bude umet verilog a jtag, tak to ma cenu. Musi se ale poradne koukat do dokumentace a modlit se aby to bylo i funkcni.

Do obvodu co bude mit 500 bunek to nema cenu delat synchronne. Puvodni asynchronni reseni GDG je dobre. Nejake vyrady se asi najdou ale neni to kriticke.

Zalozil jsem novy projekt pro Atrix7. Vyresil jsem vse aby preklad byl bez chyb a upozorneni. To nebylo uplne trivialni.

Zacal jsem prepisovat modul po modulu. Jde to pomalu ale lze to delat postupne jak je cas. Mam to delane tak aby to slo simulovat ale po prepnuti to slo dat do realneho zeleza a tam to spustit. To zatim nepotrebuji.

Uz rovnou pri prepisovani menim flip-flop z urovnoveho na bezny co se pouziva v malych CPLD. To znamena reakci na nabeznou hranou hranu a asynchronni reset. To hodne pomuze k zjednoduseni schematu. Radu veci jak adder necham at to vyresi prekladac. Take magnitude comaparator necham na prekladaci. Dekodovani adresy necham pro zacatek jak je to v originalu ale budu kontrolovat zda umi vyuzit and-or co je take v malych cpld. Proste ta cast okolo treba scroll registru uz nebude jak se to delalo v roce 1984 ale 2005.

Zatim je to zajimava prace. Budu referovat.

Tak jsem tema opet otevrel. Za ten rok mam rapidne vice informaci jak se co dela uvnitr GDG.

Jedna pro mne dulezita informace je, ze klicova cesta signalu z DAG citace, pres MUX DAMA, nasledne pres comparatory, pak pres vyhodnocovac zda se ma provest scrolling, pak pres dalsi mux co zajisti zda nasledujici addrer bude mit hodnotu log0, SOF nebo SOF-SW. Pak prijde do cesty ADDer a konecne se vypocita hodnota adresy video pameti. Nasledne data jdou jeste pres RAS a CAS mux a potom to teprve opousti GDG. Na vse ma cas 3x56ns. To vypada jako relativne dostatecna hodnota aby se vse pripravilo nez prijde RAS signal pro video ram.

To se vše musí časově nařezat do synchronního designu a třeba i jinak
Dělat něco na jiný technologii chce redesign, aby to byl efektivní návrh, bude to vypadat úplně jinak v CPLD a v FPGA.
V CPLD to ještě hodně záleží na Tvém návrhu, jak to tam zalomíš, v FPGA už to tam cpeš ve VHDL a to je od návrhu hardware hodně odtržený.
Vždycky jsem to dělal od spoda, pro problém jsem si vymyslel klíčový bloky, které se daly v logice efektivně udělat a pak jsem to umístil a pospojoval.

Musíš to nacpat do jedný XC95288XL

ps. scrolling se dá udělat taky úplně jinak, přednastavitelným čítačem.
Tak jsem to dělal v ADT4500-V2410 TV color grafika 256x256 na Tesla C110 v roce 1984

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2

Do jednoho 95288 se to nevejde. Ocekavam tak tri az ctyri.

Jinak ta zmena na schynchronni navrh je docela velka zmena pro hodne flip-flop co se ted meni hranou. Ale vetsina se da vyresit. Urcite pujde vse. Navrh GDG je kompaktni a pekne udelany na svoji dobu ale je zde strasne hodne casovych domen. Vse se budu snazit delat do rezu o 4 bitech. S tim nema zadny CPLD a FPGA problem.

Vcera jsem koukal jak zmenit vystup klicoveho oscilatoru. Pak jak udelat stavove automaty na cteni/zapis do GDG.