OldComp.cz

Moc děkuji za poskytnuté rady a připomínky a čas strávený instalací a zkoumáním ale dle jedné známé pohádky křičím "Zrušte poplach!"

V zoufalosti jsem začal číst kde co a v Quartu jsem prohledával i ty volby a dialogy co jsem považoval za nezajímavé a nebo jsem o nich ani nevěděl A našel jsem i jednu volbu co se jmenovala "Locate in RTL Viewer". No a zde se ukázalo že moje proklínaná paměť RAM má hodiny napojené na konstantu 0 a výstup není napojen nikam.

Ta konstanta byla kvůli inicializaci stylem



a ač jinde fungovala, tak hodiny zazdila - už do nikdy neudělám

No a druhý problém byl v překlepu názvu wire do kterého měl být poslán output. Po opravení obou problémů si již paměť pamatuje

Ještě se musím podívat jaké všechny chyby jsem zkombinoval v tom původním kódu - není nad to jich mít víc a v jednotlivých iteracích si je prohazovat

Tak ještě jednou - díky díky moc díky

Tak to je super ze jsi to nasel. Ale pozor reg clk_sys = 0; nebyla pricina toho ze ti nesla pamet. Ty jsi omylem napsal sys_clk a na to te prekladac upozornil varovanim ze ti udelal novy net a samozrejme tomu dal beznou vychozi hodnotu log0.

To RTL bezne pouzivam - viz projekt GDG kde to ukazuji. Ale jeste lepsi je simulace. Ta ukaze i signaly v case. Ale neni dobre simulovat delsi cas. Je to casove narocne. Pak je lepsi pouzit realny cip a v nem mit sondu. Ta zobrazuje presne co se uvnitr FPGA deje. Preklad zdrojoveho kodu do simulace trva rapidne mensi cas nez preklad do realneho zeleza. Zadna metoda neni idelani, vzdy je nutno vybrat to co je prave vyhodnejsi. Jinak simulace ma obrovskou vyhodu, ze ti ukaze problemy co by jsi jinak mohl prehlednout. Ona totiz umi vice stavu nez log0 a log1 a tak krasne muzes videt ze nejaky signal se ti nemeni (ma jinou barvu) nebo ma divny nelogicky stav. A samozrejme spravne by mel kazdy udelat testbench pro kazdy modul ale to moc lidi nechce delat.

Jenom bych upozornil na jednu vec. Mozna ze to funguje, ale je tam mozna jeste problem a ten se jmenuje Clock Domain Crossing (https://www.eetimes.com/understanding-clock-domain-crossing-issues/#). Je to zpusobene tim, ze pouzivate 2 ruzne hodiny. Vase pamet testRAM je synchronni a tika na hodinach clk, ale adresu pro ni generujete z hodin clk_sys. Pokud jsou ty hodiny asynchronni, tak je to potencialni problem.

_________________
Amiga 600 + 2MB Handmade Chip Ram a Gotek