OldComp.cz

Často se mě vyskytuje následující struktura, prosím o verifikaci vrstvy 1.

_________________
TEMS-49, PMI-80, rep. MK14, ZX81, ZXspectrum+, TI58, MZ-800

jak jsem psal... Ale ono o spise popisuje charakteristiku obvodu. Takze ne jen propojeni, ale take kapacity mezi jednotlivymi strukturami. Da se to videt, treba kdyz nejaky spoj posunu, tak se zmeni spocitana kapacita. Nevim (neumim nasimulovat), co by se stalo, kdyby ta parazitni kapacita privedla zapojeni do stavu, kdy uz prestane vykonavat nejakou funkci. Ale treba to pujde.

Je to sw, ktery umi pracovat i s analogovymi signaly, tak mozna casem budeme moci zkoumat i tohle.
Data jdou exportovat i do Spice, ale ja jsem uprednostnil 'opencircuitdesign' a open sw. Jinak ty programy byly vyvinuty na MIT a maji za sebou > 30-letou historii vyvoje a staje se jeste vyviji.

A jeste jsem prilozil soubor s definicemi pinu. Jeste nejsou vechny, ale neco pro zacatek. Ty vodorovne privody udelam pozdeji, neni to tak jednoznacne a chvili to trva.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Ten 2209 jsem trosku upravil.

Tak co ostatni jak pokracujete? Ja jsem prozatim vzdal tu bunku 2209 ale jen na chvilku. Stejne neni tak casta na cipu. Vybral jsem jinou, lehci. Vybral jsem 2418. Podarilo se mi ji rozklicovat. Zatim uz vim jak funguje. Co mne prekvapilo je to, ze je zde princip aktivniho terminatoru. Proste se do D hradla "nacpe" energie nebo naopak odebere. Funkce je ta, ze pri CKL=1 se uschova stav co je na privodu D. Zakladni princip je ten, ze jsou zde vlastne dva prepinace. Prvni blokuje D privod pri CKL=0 a druhy "odpoji" vystup bunky Q po dobu co je CKL=1. Je to chytre vymyslene. Kdyz je CKL=0, tak uvnitr hradla ve treti bunce se drzi budto VCC nebo GND stav a soucasne se tento stav propaguje do vystupni pate bunky i ona si pamatuje posledni stav. Proto je vse stabilni. Kdyz prijde CKL do log1 tak se "odpoji" pata bunka od zbytku hradla a stale si pamatuje posledni stav co mela. Druha bunka se prepne a D vstup pretlaci vnitrni stav na ten co je na vstupu. Protoze je pata bunka odpojena tak se na vystupu nic nedeje. Az znova prijde CKL do log0, tak se pripoji vystupni pata bunka a i ona zmeni stav. Soucasne se odpoji D vstup a vnitrni system si pamatuje posledni informaci z D stavu. Jinak receno po urcitem case, kdyz se da CKL do log1, se prepne vnitrni obvod a po tom az se da CKL do log0 se prepne vystup na novou hodnotu. Prvni bunka dela jen 2x inverzi CKL pro dalsi bunky.

Na server jsem dal nove data.txt.

Jinak alespon u teto bunky ty nezapojene cesty jsou Q vystupni signal.

Ted mi to nedalo a kouknul jsem se jaky je rozdil mezi 2418 a 2209 a ocividne vidim ze dve bunky jsou tam navic. Skoro jiste obe delaji najaky reset nebo neco takoveho. Duvod je te ze jedna bunka neco nastavuje v prvni casti hradla a druha bunka co je navic dela neco s vystupem.

Potřebovali byste detailní knihovny těch stavebních prvků.
V datasheetu 65000 jsou uvedeny jen počty spotřebovaných cell pro funkční bloky.
Inspirace můžou být obvody CMOS logiky.
http://www.ti.com/lit/ds/symlink/cd4013b.pdf

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2

Je velmi pravdepodobne ze ta logika z http://www.ti.com/lit/ds/symlink/cd4013b.pdf i v nasem cipu pouzita. To se ale bude muset overit.

kdyz date do Googlu "nec f611 cmos" tak dostanete odkazy na zajimave clanky:
http://pdf.datasheetcatalog.com/datashe ... xqk5yy.pdf
https://media.digikey.com/pdf/Data%20Sh ... _6V_6X.pdf
https://www.usbid.com/assets/datasheets ... 5848gj.pdf

Dalsi pekny obrazek je:
https://slideplayer.com/slide/4980289/1 ... Layout.jpg zde je nahore schema co plati i u nas. Jen u nas je D aktivni pro CKL=1. Ale spodni cast obrazku je zcela nesmyslna. Nase hradlo da se rici reaguje na sestupnou hranu CKL. Jeste bych chtel rici se uvnitr hradla je zaznamenana logicka hodnot D negovane a protoze to prochazi 2x pres invertor tak i vystup je /Q.

Na web jsem dal dva obrazky:

http://www.radeksuk.cz/sharp/gdg/ukazka12.png
http://www.radeksuk.cz/sharp/gdg/ukazka13.png

je to bunka na obrazku 2418 - podle vseho je to typ F611 - Flip Flop D-Type podle datasheetu k cipu.
Privod CLK je ten zeleny bod vlevo dole. Privod D je ta druha svisla cara vlevo co zacina uplne nahore (ma cervenou barvu). Odvod /Q je ctvrta cara uplne vpravo, opet je cervena.

Bunky maji tuto funkci:
1) dvakrat invertuje CKL - vystup /CKL a CKL je vyveden na dalsi bunky v hradle
2) prepinac - budto vede signal D do treti bunky nebo zpet vede signal z treti bunky
3) zde je dvakrat invertor. Je to pametovy clen
4) prepinac co budto dava signal z treti bunky do pate nebo dava zpet invertovany signal z pate bunky zpet do pate bunky
5) zde je pametovy clen vytvoreny ze dvou invertoru. Generuje Q a /Q

Tady je hotovy csv soubor s pojmenovanymi a okotovanymi privody. Pouzite jsou souradnice z aktualni verze programu, kdy je rastr ve velikosti 669x936 bodu. Tam, kde nejsou souradnice uvedene, privod do matice bunek neodpovida fyzickemu privodu od io. Vetsinou to asi bude pouzito pro nejake pomocne signaly a skutecna funkce se bude muset jeste rozklicovat.
Jinak to pri prepisovani docela sedelo a nikde jsem ani moc nemusel resit nejaske nejasnosti. Tak snad tam neni moc chyb.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Mikesi21 Super! Nepotrebujeme ted 100% data, staci vzorek dat.

Microlan vystav data a muzeme to zkusit spojit at vyzkousime tuto cast programu.

Vcera vecer jsem prekreslil do Eagle bunku 2418 a pak bunku 2209. U te druhe uz je jasne, ze ten dalsi privod je /RESET - aktivni je pri log0. To prekresleni jde docela pomalu. Duvod je ten, ze tam vyuzivaji uz predpripravenych tranzistoru a ty napr. delaji jednu vec dvakrat, napriklad 2x sepnou jeden vodic na VCC. Nebo je tam prizemeny tranzistor a podobne. Ale jako celek to ma logiku. /RESET je asynchronni.

Treba ten prizemneny tranzistor nema privedenou gate hradlo. Takze trivialni kontrola zda vsechny bunky maji privedeno gnd vzdy neplati. V pripade ze bunka ma privedeno gnd na source i drain, tak nemusi mit zapojeny gate.

Dve pdf jsem dal na web
http://www.radeksuk.cz/sharp/gdg/progra ... dg2209.pdf
http://www.radeksuk.cz/sharp/gdg/progra ... dg2418.pdf

Kdyz si obe bunky soucasne otevrete a budete pomoci tabulatoru rychle menit zobrazovani, tak uvidite jake casti se meni.

Microlan ty muzes vyzkouset jit na obrazek 2209, zde do textoveho pole zadat 2209 a stisknout 'nacti vzor'. Pak uvidis jak je definovana tato bunka a co do ni patri. Stiskem 'bezna prace' ta definice zmizi z obrazovky. Pak se presunes na 2210 a nastavis kurzor na bod [251,630]. Pak stisknes 'vloz vzor' a mas kopii te bunky na novem miste. Takze kde v budoucnosti najdes bunku typu 2209 tak tu muzes takto rychle nakreslit. Ani pak nemusis kontrolovat jak je definovana. Samozrejme toto musis delat nad daty co jsem vytvoril ja, duvod je ten, ze se kopiruje cast cipu co uz je nakreslena a to u tebe asi nebude .

Mel bych jednu takovou ulohu:
Panda38, prosim, mohl by jsi rozsekat celkovou fotku cipu na jednotlive bunky. Udelat tabulku, kde by bylo cislo bunky, a jeji vyznam. Napr. bunka C01_001 je invertor, bunka C01_009 je bunka 'nc' - neobsazena a dalsi, ktere zatim nezname. Pak by nejaky algoritmus postupne vyhledaval pres vsechny bunky, hledal by zname/stejne paterny a doplnoval by do tabulky, kde vsude je stejny patern. Pak by se mohly postupne doplnovat dalsi 'objevene' funkce bunek a doplnovat je do tabulky. Dalsi krok by mohl byt vyhledavani pres vice bunek, napriklad C01_010 a C01_011, kde je hradlo sestavene ze dvou bunek. Asi by pri tom chtelo urcit, co je soucasti paternu hradla a co jsou vstupy/vystupy. Ty by se pozdeji pouzily pro dokreslovani propojeni, ale nemuselo by se prekreslovat 'vnitrni' zapojeni hradla.
Myslim, ze by to hodne usnadnilo praci pri prekreslovani, protoze clovek by dopredu vedel, co uz zname a co ne. Zaroven by mi to pomohlo pri zadavani dat do magicu a do simulatoru.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Udělat obrázky jednotlivých buněk? Ok můžu. Jo, určitě by usnadnilo analýzu, kdyby se rozpoznala hradla. V editoru by se vykreslovaly "tvrdé" vnitřní spoje hradla, neměnné, a jen by se zabývalo dráty mezi vstupy a výstupy hradel.

Automatickou analýzu už asi nechávám být - šlo to sice, zatím mi to rozpoznalo typy propojek (s přesností tak 95%), ale asi to není moc rychlejší a méně pracné než ruční rozpoznání. I ta hradla asi bude lepší ruční rozpoznání - vzít si pár známých předloh, projít těch 4000 hradel a vyhledat podobná hradla. A to co zbude jako neznámé, tak až tím se zabývat hlouběji.

_________________
i++ (INC) increment
i-- (DEC) decrement
i@@ (EXC) excrement

Ja osobne bych ty to nedelil, teda ne v tuto dobu. Mne zatim bohate staci fotky co se pouzivaji v programu. Nebo si otevru puvodni fotky v externim programu abych to videl jeste vetsi, pripadne jako prehledova fotka staci ta gdg_4.jpg.

Zakladni pozadavky mam asi jako Mikes21. Muj nazor je ted neni uplne nutne to hromadne to prekreslovat, jen udelat par mensich casti, to co uz udelal Microlan a zkusit zda program umi spojovat casti. Musime setrit nase casove zdroje. Jen kazdy budouci prekreslovac si musi osvojit program. Idealni by bylo kdyz by prekreslovaci stacilo jen umet ukladat bunky ze vzoru a rychle propojit ty externi propoje. Samozrejme bude muset vedet kde ma hledat ty propojovaci body.

Soucasne musime zkusit dekodovat par slozitejsich bunek. Dve uz jsem udelal a treti mam rozpracovanou. Kazdou se pokusim nazvat nakonec jmenem podle manualu, treba F611 nebo dalsi F612 - zatim pouzivam jmeno kde je predloha. Jinak cim vice na bunky koukam, tim lepe to cele chapu. Osobne si myslim ze ani mozna nebude potreba zadny program aby to desifroval. Tech "vzoru" mozna bude jen 15 a pravdepodobnost ze se clovek trefi je hodne velka. Ted program jeste nema REDO a UNDO ale zatim mi bohate staci 'nacti data'. Kdyz koukam na prvni radku bunek tak si myslim ze to se desifruje uz velmi rychle.

Udelam jeste dalsi soubor, treba data_pom.txt tam budu ukladat pomocne data. Jeden radek bude jmeno bunku. Radku bude logicky 4104, coz je pocet bunek. Vzdy kdyz se pouzije 'nacti vzor' tak se sem prekopiruje jmeno souboru. Pak zde bude lomitko a cislo bunky ve vzoru. priklad trinacta bunka v prvni rade C01_013/1_FLIP dalsi C01_013/2_FLIP. Takto program bude moci i kontrolovat obsah. Obrovska vyhoda je ta, ze jak budeme casem chytrejsi, tak nove poznatky budeme moci opet kontrolovat.

Ja soucasne budu delat na to novem programu. On to nebude novy program ale dva "resitele". Prvni resitel projde cip a kazdy spoj dostane jedinecne cislo. Nasledne se udela seznam propoju. Pozor tyto propoje uz nebudou fyzicke ale logicke. Kazde hradlo dostane popis co kam vede. Take kde je vstupni a vystupni cast hradla. Druhy resitel veme seznam cest a podle udaju co uz budou zname bude moci nechat "zmizet" vnitrni spoje hradel. Takto zmizi obrovske mnozstvi malych projek. Treba pro ten flip-flop co jsem ted desifroval zustanou jen tri vstupni body a jeden vystupni. Program ukaze jak jsou hradla propojene a to je presne to co nas zajima. To uz je vlastne vstup pro VHDL ci Verilog.

Nedalo mi to a tak jsem rychle naprogramoval tu funkci hledani cesty a jeji oznaceni nejmensim cislem kde zacina cesta. Cislo je vlastne y a x souradnice aby to bylo rychle citelne. Dal jsem to http://www.radeksuk.cz/sharp/gdg/ukazka13/. Ted to hleda a exportuje jen bunku co prave delam (umyslne omezeny prostor). Hned to ukazalo v ni tri nedostatky. Muzete se podivat na ty ctyri soubory pole*.txt. Obsahuji cislo cesty na tomto miste. Misto kde uz byl neresi. Vzdy zacina hledat cestu na substratu (via01). Pak se jako virus rozleze do vsech stran (rekurze). Nema problem prechazet mezi vrstvami.

Jeste udelam treba kontrolu zda po ukonceni rutinky "resitel" neni na cipu cesta ktera nebyla prosla. To by znamenalo chybu. Takova nemuze existovat.

Tady moje data, možná jsou tam navíc nějaký vias, který tam naskákaly při kliku do prázdnýho okna.Jak bude čas, dohledám to.

_________________
TEMS-49, PMI-80, rep. MK14, ZX81, ZXspectrum+, TI58, MZ-800

Složitější buňky chceš dělit na části po 1 buňce? To by mělo nevýhodu, že by se musely explicitně řešit spoje mezi částmi. Lepší by bylo mít v definici i počet buněk kolik to hradlo zabírá (vzor mít pro více buněk), což by znamenalo že budou postupně mizet následující řádky spadající pod to vícebuňkové hradlo.

_________________
i++ (INC) increment
i-- (DEC) decrement
i@@ (EXC) excrement