OldComp.cz

Lukz dobre jsi to udelal.

Jen chci doplnit:
ROM1 (v servisnim manualu MZ700 se to nazyva INH1)
CGROM
VRAM8
VRAM7 (v servisnim manualu MZ700 se to nazyva INH2)
INH (v servisnim manualu MZ700 se to nazyva INH3) (v servisnim manualu MZ800 se to nazyva INH5)

Microlane nedalo mi to a toto jsou chyby v data.txt
171,540 - ve vrstve2 spravne neni spoj
116,601-116,601 ve vrstve2 doplnen spoj

To druhe misto neni moc videt ale je to tak. Jinak jsem to overil i na simulaci.

V priloze je aktualni schema DAGu. Klicovy je ten vystup O u B2601.

Až se vrátím, tak na to mrknu

_________________
TEMS-49, PMI-80, rep. MK14, ZX81, ZXspectrum+, TI58, MZ-800

Prvni misto je radek GND, tam zadne via byt nemuzou. A v datech ani zadne nevidim. Spoj, ktery vede zdola je napojeny primo na OUT2 toho hradla, bez via.
Druhe misto je vnitrni struktura hradla a na ni je propoj via2. To by microlan v datech mit nemel, tak proc to tam dodelavas? A nevede tam ani spoj.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

171,540 - ve vrstve2 spravne neni spoj
116,601-117,601 ve vrstve2 doplnen spoj

Toto jsou souradnice. O zadnych via nepisi. Vsude je problem se spojem (vodicem) ve vrstve2. Prikladam pro Microlana obrazky jak je to spravne.

Mikesi jedna se o to ze je nesmysl aby z DAG byl ven na mux co vstupuje do odcitacky 2x signal z citace2 vyvod3. Ten druhy negovany je blbost. To jsou ty vodice na obrazku1 nahore od zeleneho krizku, ty musi zustat osamostatnene a neni to spojene s nicim uvnitr gdg. Na obrazku2 vpravo od zeleneho krizku je spoj co vyvadi prave ten 13 bit na preset obvodu co resi 13 bit a soucasne na mux smerem na odcitacku. Jinak kdyz se podivas na schema tak i u tebe musis videt ze mraky hradel nemaji zadnou funkci kdyz neexistuje tento vyvod 13bitu. Prave tato oprava udela to, ze 13 bit korektne meni hodnotu a soucasne cca 10 fukcnich bloku neco uzitecneho dela (maji vystup dale do GDG).

Tak pres vikend byl nejaky pokrok. Ruzne jsem doplnoval jmena cest a zjistoval jsem co kam vede. Uz i hlavni generator impulsu je relativne dobre popsan. Vyzkousel jsem rezim MZ800 a dava to tento obrazek, takze neco i jede. Jeste ale to bude hodne prace to cele zpracovat. Take jsem rozsiril svoje moduly pro simulaci co nazyvam "sonda". Mam jich ted ctyri. To hodne pomuze pro rychle definovani signalu pri reseni problemu. Nejake veci asi zmenim, treba funkcni blok 521 nazvu XNOR tak jak se to bezne nazyva. Obecne signaly smerem na video ram vypadaji dobre. Nejaka chyba tak ale asi je.

Video na http://www.radeksuk.cz/sharp/gdg/progra ... G_0891.MOV
obsahuje data co se meni. Neni to synchronizovane ale dulezite je videt ruzne barvy.

Opravil jsem chybu vystupu/vstupu citace v 'kremikovych' datech a exportoval prislusne soubory. Do ted se objevila druha takovato 'dvojchyba', coz je IMHO, na to jak je cip docela rozsahly, velice slusny vysledek.
Zaroven jsem na interface, ktery propojuje GDG_core s pady odstanil invertor na WTGD. Kdysi ho chaky zavedl, ale asi tam nema co delat, protoze z core vystupuje ve spravne polarite. Pad, prestoze je OC, jeho polaritu nemeni.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Pomalu pokracuji. Ted jsem se zameroval na jadro co generuje signaly. Je to srdce GDG. Pak jsem se zajimal o VRWR, zde se nakonec ze zapojeni vyklubal obvod co dela rozhodnuti display cycle/ cpu cycle. Take nasledne se zacala krystalizovat cast co dela Wait CPU. Je to relativne slozite ale pujde to pochopit. Cele to funguje na principu, ze vlastni zapis se dela az GDG ma cas a pozadavek od CPU je docasne uchovan v latch vstupnim registru. Druha dulezita vec je, ze musi probehnout cely cyklus s praci s video ram. To znamena treba u zapisu precteni dat z video ram, uprava dat a nasledne ulozeni zpet do video ram aby se mohlo prohlasit ze zapis je dokoncen a mohlo byt pozastaveni procesoru ukonceno.

Tak jsem trosku posunul projekt. Velky problem byl v tom ze jsem se rozhodl pouzit VHDL knihovnu T80. Vse slo prelozit ale nic to nedelalo a to doslova. Nevim kde jsem presne udelal chybu ale Vivado bylo tak zblble ze si pamatovalo neco co uz nebylo ani ve zdrojacich. Postupne jsem se dopatral k informaci ze ma neco navic v cache. Reseni pak uz bylo relativne trivialni, narvrdo jsem mu na chvilku zakazal inkrementalni kompilaci a pak uz konecne sla simulace dle ocekavani. V zaloze jsem mel zdrojaky T80 (TV80) ve verilogu ale chtel jsem prijit na to proc nejdou ty VHDL.

Zatim jsem zkusil udelat malou pamet a tu naplnit velmi kratkym programem pro Z80. Vse fungovalo.

Take jsem koukal na vhdl knihovny pro 8255 a 8253. Obe vypadaji pouzitelne.

Dalsi krok pro testovani GDG je udelat maly pocitac a spustit rom s obsahem MZ800. Pak postupne emulovat vsechny klicove signaly aby probehl inicializacni proces. Prozatim jsem do projektu pridal par soucastek a sleduji zda to cele se da prelozit. Dulezita vec bude spravne zapouzdrit GDG aby melo stejne vyvody jako realne GDG. Hlavni cil je ted, aby po zapnuti doslo ke zkopirovani CG ROM do CG RAM a na obrazovce se pripadne objevil nejaky text.

Budú aj informácie, čo sa deje, ak je DMD mimo povolenú množinu hodnôt?

_________________
Sharp MZ-821
Milsa MZ-841

Casem urcite neco bude. Ale autor GDG pocita s tim co je popsano v servisnim manualu v oddile 4-2-7. Jinak receno, bit3 pri log1 rika, ze je rezim MZ700 (soucasne se ocekava v bitu0 az bitu2 log0). Pro rezimy MZ800 bit2 log1 rika ze je rozliseni 640x200, jinak 320x200. Bit1 pri log1 rika ze je 320x200x16barev nebo 640x200x4barev. Bit0 rika z jake roviny se maji zobrazovat data.

Cele je to jeste slozitejsi, protoze uvnitr jsou dva DMD registry.

Aktualni stav je tento. "Natypoval" jsem si v projektu BUS_MZ800_???, coz jsou klicove signaly uvnitr Sharpa MZ800. Pak jsem si udelal GDG_???, coz jsou vstupy/vystupy GDG, rozdil oproti puvodni GDG sbernici je to, ze toto jsou signaly uvnitr realneho Sharpa a ne uvnitr vlastniho cipu GDG. Pak jsem jeste udelal BUS_T9_???, to je sbernice na T9 konektoru, to se bude casem hodit. Az sem to bylo docela v pohode. Pak jsem narazil s tou T80, bohuzel byla hodne upravena na nekdo v ni smazal dulezite casti. Takze to bylo k nicemu. Nahradil jsem to TV80 a to uz ma vse co je potreba. Budu si muset pohrat se spravnym nacasovanim resetu ale jinak uz virtualni cpu funguje a GDG dava signal ze se ma cist z romky a ta dodava maly program.

Cele je to relativne slozite. Treba jedna cast je multiplex co ma 10 vstupu. V realnem sharpovi 9 soucastek muze dodavat data do cpu. Desata je ta virtualni co dodava posledni data na sbernici.

Tak vcera jsem rozchodil elementarne CPU, GDG a ROM. Uz to i reagovalo na program.

Ted mam aktualni program tento: d3 e4 db ff db d3 db d7 db f0 d3 f2 db b0 d3 b0 db f4 d3 f4 d3 e5 00 3a 00 e0 00 d3 e6 c3 00 00;

Jedine co neslo byl ten out e5 - to ale nema jit. Zatim neni dokoncen "realny" reset a tak to GDG vnitrne blokuje. Ale vim proc to nejde, i to je uspech. Trosku budu muset upravit zapojeni abych nemusel cekat hodne dlouhou dobu pri simulaci nez se dodela reset.

Ještě nemám disasembler Z80 v mozku, tak pro nás nedokonalé jedince:

_________________
TEMS-49, PMI-80, rep. MK14, ZX81, ZXspectrum+, TI58, MZ-800