ctirad píše:
Jak už jsem psal, obě CPLD by se střídaly o přístup do společné SRAM, do které by byly zapojené paralelně. Jedno by vždy bylo master a obsloužilo si svůj cyklus a druhé by mělo směrem ku SRAM signály ve vysoké impedanci.
Ad latence. CPLD má latenci mezi 5 až 10ns. Při 18Mhz trvá jeden takt Z80 cca 55ns, takže i kdybys provozoval SRAM s pomalejším 20ns časováním a měl 4 timesloty, tak během jednoho cyklu Z80 (3 takty, případně 4 u M1) projede celé "kolečko" hned několikrát, takže se nikdy nemůže stát, že bys včas nepřečetl a nevystavil platná data, o zápisu nemluvě.
Mam pripad, kdy ve stejnem taktu chce CPU1 cist, CPU2 take cte a ULA chce take cist. Zadny z procesoru cekat nebude, protoze takty jim bezi neprerusene a muze nastat situace, kdy mam na cteci cyklus jen zhruba 1.5 taktu CPU a v teto dobe musim obslouzit jak oba procesory tak ulu. Pri cteni dat musime procesoru(m) podstrcit data jeste v kratke dobe, nez skonci aktivita signalu RD. A nejkratsi WR trva 1 takt, co jsem koukal na dokumentaci. Holt asi budu muset CPLD taktovat na nejakych 100MHz
Přihlásit se
Registrovat
OC Wiki 
OC GitHub 
FAQ
Hledat
