OldComp.cz

Komunitní diskuzní fórum pro fanoušky historických počítačů


Právě je 28.03.2024, 22:06

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]




Odeslat nové téma Odpovědět na téma  [ Příspěvků: 99 ]  Přejít na stránku 1, 2, 3, 4, 5 ... 7  Další
Autor Zpráva
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 17.04.2021, 00:22 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Myslenka neni spatna. Ted je potreba jen vytvorit/zajistit ty DIL moduly. Pouhy invertor v GDG ma ale zpozdeni jen 2ns a to je sibenicni rychlost.

Jedna z mych uvah je ATF1508AS. Je to 5V zarizeni. Je to THT, da se to dat do patic. Existuje to i v rychlosti se zpozdenim 7,5ns. Dejme tomu ze rekneme, ze penize nejsou kriticke, tak si umim prestavit 8x8 CPLD - to zabere neco pres 32x32cm. Dame si tam rezervu a tak desku udelame 50x50cm. Ta by stala tak 13000Kc/5kusu. Musela by byt 4-vrstva a patice by byla SMD aby se daly 3 vrstvy pouzit pro cesty bez omezeni. Cenu CPLD bych videl nekde na 20000Kc. Odber tak 12A a prikon nekde u 60W. To jsou ty horsi informace.

Pak by se muselo GDG spravne rozdelit na kousky co se vejdou do CPLD. CPLD ma 64 uzivatelsky pouzitelnych vyvodu. Uvnitr je 128 makrobunek. Napr. Full Adder potrebuje dve makrobunky na jeden bit. Za 7,5ns da vysledek. Adder v GDG to ma za 6ns. Otazka je zda 10 uplnych scitacek da primerene zpozdeni jeste v toleranci pro dalsi obvody. Mozna budeme prekvapeni ze reseni bude mozne.

Urcite mne zajima minimalne cast okolo aktivace periferii. Take si myslim ze cast okolo "scroll and control circuit hardware" bude zajimava.

Je to prace na nekolik mesicu (roku)!


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 17.04.2021, 08:03 
Offline
Pan Generální
Uživatelský avatar

Registrován: 23.03.2014, 20:13
Příspěvky: 2773
Has thanked: 224 times
Been thanked: 601 times
OT: Co takhle ještě jedno speciální vlákno - Projekt roku?

Řekl bych že začínáte kandidovat na druhou zlatou!

_________________
Plesnivý sýr z Tesca, zatuchlé kuřecí řízky z Albertu, oslizlé hovězí a myší trus z Lidlu.
Nákup potravinářské inspekce v ČR, říjen 2023.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 17.04.2021, 08:23 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Pando38 ja toho vim rapidne vice ale urcite veci nemuzu napsat, protoze nekteri clenove fora zajistili skoro pred 9 mesici ze ty informace maji oznaceni "duverne".

Co se tyce tohoto tematu, tak se ted nebudu bavit o FPGA ale jen od CPLD. Predstavuji si vysledek diskuse neco co by se dalo pouzit v praxi. Minimalne to co aktivuje periferni zarizeni.

Co se tyce casti "scroll and control circuit hardware", tak to vidim na tri az ctyri ATF1508. Jeden by resil ty komparatory. Ten by byl zapojeny jako zde http://www.interfacebus.com/IC-Magnitud ... Chips.html .

Kód:
comparator7      
vstup 7   7   
vstup 7   7   
xor   7   7
and   9   9
or   2   2
vystup1   1   
   33   18
      
      
      
comparator10      
vstup 10   10   
vstup 10   10   
xor   10   10
and   15   15
or   2   2
vystup1   1   
   48   27


Jedno ATF1508 by resilo pravou cast schematu. Dalsi comparatory. Jeden horni subtractor a selector. Mozna by se to veslo do trech ATF.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 17.04.2021, 08:41 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Jděte do něčeho výprodejního
https://www.digikey.cz/product-detail/c ... D/11555133
Dejte si to na redukce a zadrátujte to na obrovském bastl poli :lol:
Sčítačky a komparátory se dělají líp na CPLD s FPGA logikou
https://cz.mouser.com/ProductDetail/Int ... 2Sjg%3D%3D
A jestli potřebujete A>B, tak je snad lepší tam nacpat pár 7485, v CPLD je to zoufalství :D

A sorry, ty Xilinxy jsou XV, tak nic, myslel jsem že jsou to XL, ty jsou I/O 5V tolerantní.

Vyhrabal jsem 2x MACH230, 2x MACH130, 3x MACH110, celkem 480 makrocel.
Do toho by se to nevešlo ? Do patic a prodrátovat na bastl desku.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 17.04.2021, 20:36 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Já vím, že to do FPGA nechcete, ale našel jsem 3 kousky SPARTAN XCS30XL-TQG144-4C a do toho by se to akorát vešlo :D
https://www.xilinx-price.com/files/df/X ... QG100C.pdf

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 18.04.2021, 10:15 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Co muzeme udelat je vzit knihovnu prvku v Eagle od Mikese. Urcite je potreba par veci lehce predelat, nic kritickeho. Treba u F604 je potreba zrusit u CKL tu sipku. Ta tam nema co delat, je to hladinovy obvod ne hranovy. Pak par hradel nakrelit vetsich at se tam vejde popiska.

Otazka je, jak popisovat vyvody. Treba u F604 hodiny se muzou jmenovat:

- EN
- E
- LE
- L
- CLK
- CK
- G

To CLK se mi moc nelibi. Mozna by bylo lepsi se inspirovat obvody NEC (dnes firma Renesas) a to dokumentem https://www.renesas.com/us/ja/document/lbr/687546
co je pro nasledovniky naseho GDG.

Takze pro F604 by vstup byl "D". Vstup pro zapamatovani "GB" - jak GATE a to B znamena negovany signal. Vystup by byl "Q" a "QB". Jinak i v praxi jsem zjistil ze opravdu se na obvod F604 da nahlizet na 3 verze, klidne vnitrne oznacene A,B,C.

-----

Dale bych zmenil cislovani bloku na schematu. Radka by bylo pismeno A az Z a posledni AA, celkem 27 radku. Za tim by bylo cislo 1 az 152. To by byl sloupec. Zde se jedna o to ze ten kdo bude pouzivat schema zapojeni nepotrebuje vedet kde na originalu jsou presne souradnice ale i tak bude vedet kde se obvod nachazi. Druha moznost je oznacit jako modul "M" a cislo od 1 do xxx. Az cas uvidi co bude dobre.

-----

Kazdopadne bude potreba udelat viceurovnove rozdeleni GDG. To se da udelat mimo soucasny program (bavim se o tom mem), tak i uvnitr programu. Uvnitr programu je lepsi reseni ale udela to nove vystupni data a to muze byt na obtiz. Externi reseni ma vyhodu ze se nemusi nic delat a jen se musi bloky oznacit do kterych modulu co patri. Nevyhoda je ta ze se neda pouzit super zobrazovani uvnitr programu od Intelu.


Takto by se dalo GDG rozdelit:
level0 GDG
level1 Clock generator & timing generator
level2 rezerva
level3 par bloku sloucit do jednoho modulu - to vlastne ted delam
level4 vlastni blok - 4 tranzistory

Dalsi polozka se se musi dat do definice bloku je do jakeho CPLD (mysleno cislo - ne druh ci typ) se ma tento blok ulozit. Zde bude muset program vyjmout spravne bloky a dat je do jednoho CPLD. Proste pro kazdy CPLD vygenerovat zdrojovy kod. To by se dalo pouzit i jak vstup pro Eagle 7.7 ci Kicad 5. Zde by byl Eagle lepsi, protoze ma integrovany autorouter a tak pro zacatek by to mohl routovat on. Na kvalite routovani pro zacatek nezalezi. Toho routovani ale zase nebude moc. Kicad 5 ma zase nevyhodu tu, ze na podzim 2021 bude verze 6 a ta bude mit jinou definici zdrojovych dat (lepsi ale viceprace pro nas).

Vysledek by bylo treba 50 listu kde by bylo zakrelene cele GDG. Bohuzel to vidim tak, ze se to bude muset udelat rucne - ale jen jednou :-). Dalsi vystup budou soubory co pomuzou GDG rozdelit do vice CPLD a soucasne uvidime jake "sbernice" musime udelat na realnem PCB.

Vse je jen nezazivne programovani pod PC :hang: .


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 19.04.2021, 08:01 
Offline
Pan Štábní
Uživatelský avatar

Registrován: 24.05.2018, 22:32
Příspěvky: 1972
Bydliště: Most, Praha
Has thanked: 864 times
Been thanked: 697 times
Nebylo by lepší, než 1 (nebo 4) velkou desku, rozdělit to na malé funkční bloky, propojené navzájem přes konektory s něčím jako sběrnicí? Např. 4 desky modulu čítače. Byla by snazší konstrukce, údržba i opravy. Signály jsou sice delší o konektory, ale na druhou stranu jsou kratší signály "přes celou desku". Taková konstrukce do kostky by možná mohla výsledně mít i lepší časování než dlouhé dráty.

_________________
i++ (INC) increment
i-- (DEC) decrement
i@@ (EXC) excrement


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 19.04.2021, 09:24 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Jaké jsou tam zapotřebí komparátory ? na = , nebo na > ?

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 19.04.2021, 11:54 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Panda38 píše:
Nebylo by lepší, než 1 (nebo 4) velkou desku, rozdělit to na malé funkční bloky, propojené navzájem přes konektory s něčím jako sběrnicí? Např. 4 desky modulu čítače. Byla by snazší konstrukce, údržba i opravy. Signály jsou sice delší o konektory, ale na druhou stranu jsou kratší signály "přes celou desku". Taková konstrukce do kostky by možná mohla výsledně mít i lepší časování než dlouhé dráty.

Jedna deska by vypadala pekne. Ale realne to budou alespon v prvnim prototypu male desky spojene kabely. Zalezi kdo se ujme vyroby a kolik penez v tom chce utopit :-) .


danhard píše:
Jaké jsou tam zapotřebí komparátory ? na = , nebo na > ?

Je potreba >.

Microlane mozna ten tranzistor bude ok. Problem je stale ze zpozdeni 20ns je strasne hodne. Uvnitr je garance 2ns na Gate a to vcetne cesty. Jinak z Family5 dokumentu je videt ze pozdejsi NEC cipy maji zpozdeni v radu stovek pikosekund. Zde nemame moznost konkurence.

Vcera jsem se inspiroval knihovnou od Mikese, diky za inspiraci. Velkou cast jsem upravil aby to melo nejakou stabni kulturu a jako zdroj znacek jsem vzal originalni znacky od Eagle. Jeste musim udelat ty kombinovane NAND a NOR. Zde skoro nic nesedi, Microlane jak jsi kontroloval vysledek prace :-) ! Jak to bude hotove, tak to zverejnim. Udelal jsem i sheet kde jsou videt vsechny soucastky, takze to pujde naimportovat do Kicadu. Ale reknu vam ze, kdyz by nekdo videl jak se to dela, tak by nechapal. Tato cast Eaglu je uplne nelogicka, nastesti neni potreba v tom hledat logiku ale presne aktivovat spravne prikazy co zajisti kopirovani mezi pouzdry.

Jinak prejmenovavam jmena podle toho co uz ted vime ze pouzivala firma NEC pro tuto radu cipu. Mozna se to nekomu nebude libit ale snazim se aby to bylo pokud mozno puvodni. To uvidite az ukazu knihovnu.

Pando38 zatim v hlave mam pracovni verzi ze jedna az dve desky budou nahrazovat vstup/vystup GDG. Pak budou vnitrni signaly. Zde bude jedna zakladni deska 10x10 kde budou konektory. Do nich se budou zasouvat dalsi desky. Jako prvni bych udelal desku co resi I/O periferii. To je relativne trivialni a soucasne se toto da pouzit i pro jine projekty. To ma velkou informacni hodnotu.

Urcite bych pro zacatek pouzivat nahrazku pomoci definice jako kdyz by to bylo delane v GAL. Pozdeji bych to nahradil zapisem assign a pripadne jeste pozdeji nahradou cistym Verilogem. To uz ale z projektu vyprcha puvodni kouzlo.

Dam priklad. V originalnim GDG se komparator dela z obrovskeho mnozstvi dvoustupovych hradel. To se samozrejme da zapsat i do moderniho 9572 ale musime si uvedomit ze uvnitr CPLD je take urcite zpozdeni a to v radu jednotek ns. Lepsi a realnejsi je do CPLD zapsat stejnou funkci moderneji. To rapidne snizi pocet soucastek. Verilog ma spravne to take prelozit na moderni zapojeni. Spravne reseni pro CPLD vypada asi takto, http://www.interfacebus.com/IC-Magnitud ... Chips.html. Jinak moderni FPGA (CPLD) to resi uplne jinak, zde se vyplni pravdivostni tabulka a podle ni se davaji na vystup data. Zde neni v cilovem obvodu vubec videt zadny vzorec, jen ciste data. To ma samozrejme vyhodu ve velke rychlosti.

Nastesti pro nas je GDG dobre udelane. Hodne veci se pripravuje predem a tak je dosti casu dodat spravne informace. Budeme se muset zajimat kolik ns mame na zpracovani urcitych cinnosti.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 19.04.2021, 13:16 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Jak CPLD, tak FPGA to tam nalámou tak, jak to vymyslí překladač a router :D

Že to zadáváš, jako pravdivostní tabulku neznamená, že to nepřeloží do změť logických bloků, když tam nic jiného nemá.
U FPGA musíš zadat strategii, jestli to chceš na rychlost, nebo na složitost a pokaždé to tam naláme jinak a s jinou spotřebou materiálu.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Naposledy upravil danhard dne 19.04.2021, 13:28, celkově upraveno 1

Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 19.04.2021, 13:25 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1198
Has thanked: 360 times
Been thanked: 304 times
Myslis SCROLL jednotku:
Příloha:
GDG_scroll2.png
GDG_scroll2.png [ 70.47 KiB | Zobrazeno 7912 krát ]
to se obavam, ze se do 9572 nevejde :-)
A on to (ty schematicke znacky) microlan moc nekontroloval, protoze se to nakonec k nicemu nepouzilo. Nakreslil zakladni verzi, kterou jsem potom trochu vylepsil a tim to skoncilo.

Tady by chtelo se rozhodnout, co je vlastne zakladni prvek. Jestli jeden tranzistor, tak jich bude potreba 16848, 1/2 P-FETy a 2/2 N-FETy. Jo a k tomu 24668 dratu na propojeni.
Jina verze by brala zakladni hradla. Pak je to 2114 hradel a 7310 dratu na propojeni plus napajeni. Otazka jake pouzit fyzicke hradla pro jednotlive hradla z GDG.
Treti verze muze byt nekolik desitek vyssich bloku (viz obrazek nahore). Nevim presne kolik, protoze analyza nebyla zatim dokoncena. Ani se na tom moc nepracuje ;-)
A ctvrta, v teto dobe finalni verze je jedno velke CPLD/FPGA, kde je implementovana cela funkcionalita GDG. Tak je zatim realizovana na jednom 5M1270ZT144, kde je to funkcni a jede. Napr. ja a asi i Martin8bity takto 'provozujeme' na replikach desek MZ-800 a myslim, ze zatim docela v pohode. A, pravda, s tim routingen si opravdu lame hlavu sintetizator a ten to 'nejak' udela.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 19.04.2021, 13:44 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Jak je plná ta 5M1270ZT144 ? do XCS30-4TQ144 by se to mělo vejí také a je +5V kompatibilní.
Ale kdyby se to vešlo do XCS20, tak bych zjistil, jestli se dá slušně koupit
https://www.xilinx-price.com/cz/XCS20-3TQG144I.htm

A Spartany umím navrhovat jako schema ve Xilinx Foundation, bylo by to aspoň trochu dobový, je to tak 20 let starý :D

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 19.04.2021, 14:29 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
danhard píše:
Jak CPLD, tak FPGA to tam nalámou tak, jak to vymyslí překladač a router :D

Že to zadáváš, jako pravdivostní tabulku neznamená, že to nepřeloží do změť logických bloků, když tam nic jiného nemá.
U FPGA musíš zadat strategii, jestli to chceš na rychlost, nebo na složitost a pokaždé to tam naláme jinak a s jinou spotřebou materiálu.


Vlastne dnes uz se nerozlisuje CPLD a FPGA. Spise se pouziva pojem CPLD pro zarizeni ktere ma v sobe konfiguracni data. FPGA nema uvnitr cipu konfiguracni data.

Ohledne Verilogu a FPGA, tak je super, ze clovek (businessman) co vubec neumi logicke obvody nakonec nastavi prekladac a on ze stejnych zdrojovych dat je schopen udelat budto male ale pomale zapojeni nebo rychle ale na pocet hradel rozmerne reseni.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 19.04.2021, 14:33 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1198
Has thanked: 360 times
Been thanked: 304 times
to danhard: Tohle ma presne 777 / 1,270 (61%). Jsou tam vypnute optimalizace, protoze to delalo problemy v casovani. Ten popis neni zrovna dobry pro optimalizace (viz stare diskuze), nektere hrany jsou dost hw zavisle a optimalizace si s tim nevi rady.
Radili s tim zkusenejsi, ale jejich zaver byl prepsat to do striktne synchronniho modelu. To uz se ovsem nestalo (samo).

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG replika 2021
PříspěvekNapsal: 19.04.2021, 15:13 
Offline
Óm Nejvyšší

Registrován: 16.06.2014, 12:23
Příspěvky: 3676
Bydliště: Jesenice u Prahy
Has thanked: 28 times
Been thanked: 280 times
Ano, to bývá obvyklý závěr odborníků, synchronní design, protože asynchronní neumí :D
Takové složité funkce se pak dělají na několik zpoždění, jelikož by složitě zadrátovaná funkce byla časově moc dlouhá a omezovalo by to synchronní rychlost.

Třeba ty synchronní 4-bit čítače vyjdou v CPLD velmi jednoduše, 5 makrocel, negované výstupy se zahrnou někam jinam.
Logika se značně zjednoduší, asi tak 4 hradla na makrocelu.
Úplná sčítačka 2 makrocely, tam jsou FPGA lepší, protože CLB je na sčítačku připravená.
Rovnost pro menší délky 1 makrocela, protože si může vypůjčit termy od sousedních (tam se potom uklidí třeba jednoduchý klopák),
Ale nerovnost > než je skutečně zabiják na makrocely.

U FPGA byl zabiják násobení, u CPLD to ani nejde, tam je moc málo materiálu.
U Spartana XCS30 mi zabrala 16-bit násobička polovinu obvodu :)
Tabulka hodnot ale vychází u FPGA náramně, jelikož LUT tabulka se dá nakonfigurovat jako RAM 16 bit.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2


Nahoru
 Profil  
 
Zobrazit příspěvky za předchozí:  Seřadit podle  
Odeslat nové téma Odpovědět na téma  [ Příspěvků: 99 ]  Přejít na stránku 1, 2, 3, 4, 5 ... 7  Další

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]


Kdo je online

Uživatelé procházející toto fórum: Žádní registrovaní uživatelé a 4 návštevníků


Nemůžete zakládat nová témata v tomto fóru
Nemůžete odpovídat v tomto fóru
Nemůžete upravovat své příspěvky v tomto fóru
Nemůžete mazat své příspěvky v tomto fóru
Nemůžete přikládat soubory v tomto fóru

Hledat:
Přejít na:  
Založeno na phpBB® Forum Software © phpBB Group
Český překlad – phpBB.cz