| OldComp.cz http://oldcomp.cz/ |
|
| GDG foto cipu http://oldcomp.cz/viewtopic.php?f=133&t=6911 |
Stránka 36 z 100 |
| Autor: | Mikes21 [ 01.02.2019, 17:30 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
vaclavpe píše: Mikes21 píše: Podarilo se mi dat dohromady sestavu celeho GDG. To znamená jak jsi daleko od popisu GDG ve VHDL nebo Verilogu ?Asi tuhle otazku nechapu... |
|
| Autor: | vaclavpe [ 01.02.2019, 18:18 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Mikes21 píše: vaclavpe píše: Mikes21 píše: Podarilo se mi dat dohromady sestavu celeho GDG. To znamená jak jsi daleko od popisu GDG ve VHDL nebo Verilogu ?Asi tuhle otazku nechapu... |
|
| Autor: | microlan [ 01.02.2019, 18:44 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Odpověď na takovou otázku dostaneš po přečtení celého vlákna. Mikeš má hotová data celáho cipu pro Magic, což je cesta jakési fyzické kopie celé struktury cipu s možností exportu do spice formátu k odsimulování. |
|
| Autor: | vaclavpe [ 01.02.2019, 18:51 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
microlan píše: Odpověď na takovou otázku dostaneš po přečtení celého vlákna. Mikeš má hotová data celáho cipu pro Magic, což je cesta jakési fyzické kopie celé struktury cipu s možností exportu do spice formátu k odsimulování. Aha, jo, díky, ono je tu přece jen spousta příspěvků, jsem rád, že to je na dobré cestě.
|
|
| Autor: | Mikes21 [ 01.02.2019, 20:32 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Mit nakonec cely popis GDG ve VHDL nebo Verilogu by bylo opravdu moc pekne, a vse co s tim souvisi. To ted akorat ani neni mym cilem. Proto nejsem schopen odpovedet na tvou otazku. Ale pokud by se nekdo tohoto ukolu ujal... |
|
| Autor: | vaclavpe [ 01.02.2019, 20:56 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Mikes21 píše: Mit nakonec cely popis GDG ve VHDL nebo Verilogu by bylo opravdu moc pekne, a vse co s tim souvisi. To ted akorat ani neni mym cilem. Proto nejsem schopen odpovedet na tvou otazku. Ale pokud by se nekdo tohoto ukolu ujal... Zadáme to někomu jako diplomovou práci  Pokud by se vám povedlo rozchodit netlist v tom LTSpice, tak bych na to byl celkem zvědav...
|
|
| Autor: | suksoft [ 02.02.2019, 10:19 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Venco precti si alespon poslednich 10 stranek. Ten popis HDL chci delat ja. Na mych strankach uz najdes nejake vystupy. Nejsou na 100% ale urcite na 95% to sedi. Ted jsem tyden v zahranici a neni tady moc dobry internet a tak jsem nic nedelal na tomto projektu. Odpoledne az priletim domu, tak kdyz bude doma klid tak se na to podivam. Jak jsem jiz psal u meho projektu je ted problem ze nemam presne prekreslene bloky a tim padem nenachazim spravne cesty. Proste kdyz ten vyvod neni oznacen, tak ho nemuzu najit. |
|
| Autor: | Martin8bity [ 02.02.2019, 11:57 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
No, mezi nama, kdyby Vasek byl ochoten se do toho pustit, tak by to bylo velmi dobre, bo je to jeho denni chleb 
|
|
| Autor: | chaky [ 02.02.2019, 16:06 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Martin8bity píše: No, mezi nama, kdyby Vasek byl ochoten se do toho pustit, tak by to bylo velmi dobre, bo je to jeho denni chleb Kdepak ... Vaškův denní chléb jsou zdroječky
|
|
| Autor: | microlan [ 02.02.2019, 18:47 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Jak to že nemáš přesně překreslené bloky? Vypadá to, že panda, to udělal 100%ně, po odsimuání toho nejsložitějšího bloku se to jen potvrdilo //jestli potřebuješ pomoct s převodem do definic, tak napiš které ještě nejsou |
|
| Autor: | suksoft [ 03.02.2019, 00:21 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
microlan píše: Jak to že nemáš přesně překreslené bloky? Vypadá to, že panda, to udělal 100%ně, po odsimuání toho nejsložitějšího bloku se to jen potvrdilo //jestli potřebuješ pomoct s převodem do definic, tak napiš které ještě nejsou Microlane ale to co udelal Panda se primo neda pouzit jak u mne tak u Mikese. Ja to kreslim tak, ze propojuji prokov-prokov. Zacnu na jednom prokovu a prochazim blok a skoncim na jinem prokovu. Takto postupne nakreslim kazdy prokov a vsechny spoje v bloku. Je mozne ze jednu cestu prochazim i vicekrat ale to nicemu nevadi. Mikes ma zase jinou metodu. Ta vychazi z principu Magicu. On kresli obdelniky. Z techto obdelniku se skladaji cesty. Ja umim nacist data od Mikese. Oznacuji oblasti kde je nakresleny obdelnik a tak dostavam stejny vysledek jako od sebe. Spravne maji byt data stejne. Ted vecer jsem delal program co postupne projde definice_modulu.txt z neho vzdy vezme napr. F101 to nasledne hleda v cif.txt (soubor od Mikese) a vykresli na obrazovku blok. Samozrejme soucasne se v pameti ulozi co kam vede. A prave to se bude kontrolovat. Trosku je problem s F691 ale to neni kriticke. Jen to chce vice casu abych i tento specialni blok umel zpracovat. Klicove bude az dostanu nejaky rozdilovy soubor. Idealni by bylo kdyz ni nebude ale to je nerealne. To poslu Mikesovi. Bude diskuse mezi nami co je spravne. Urcite to budou jen malickosti. Nasledne budeme moci rici ze ja a Mikes mame stejne definice. Program delam tak abych to mohl prubezne spoustet a tak kontrolovat zd a to stale sedi. Ted to realne asi 6 sekund prekresluje jeden obrazek za druhym. Urcite ta kontrola bude max do 20 sekund. Na rychlosti nezalezi, bude to jednorazova akce. Microlane pocitam s tebou ze ti nekdy v budoucnu poslu soubor a tvuj ukol ho bude zkontrolovat. Jmenuje se import_definice_modulu_log.txt. bude obsahovat bunky jako tato: zacnu kreslit na x=631, y=902 budu kreslit typ bloku:F105 popis bloku:NOT16-NOT16 cesta:C1,1,8,I,IN C1,G1 [T1] -> cesta:C2,1,8,O,/OUT C2,G1 [T5] -> cesta:C2,2,6,O,OUT C2,D12 [T5] -> cesta:C1,1,4 C1,S1U [T1] -> cesta:C1,1,13 C1,S3G [T3] -> cesta:C1,1,8D1 C1,G1 [T1] -> C1,G3 [T3] cesta:C1,1,8R2 C1,G1 [T1] -> C1,G2 [T2] cesta:C1,1,8R2D1 C1,G1 [T1] -> C1,G4 [T4] cesta:C1,2,6R3U1R2D3 C1,D12 [T1] -> C2,G2 [T6] cesta:C1,2,6R3D2 C1,D12 [T1] -> C2,G1 [T5] cesta:C1,2,11R3U2 C1,D34 [T3] -> C2,G3 [T7] cesta:C1,3,4 C1,S2U [T2] -> cesta:C1,3,13 C1,S4G [T4] -> cesta:C2,1,8D1 C2,G1 [T5] -> C2,G3 [T7] cesta:C2,1,4 C2,S1U [T5] -> cesta:C2,1,13 C2,S3G [T7] -> cesta:C2,2,6D5 C2,D12 [T5] -> C2,D34 [T7] cesta:C2,3,4 C2,S2U [T6] -> cesta:C2,3,13 C2,S4G [T8] -> cesta:C2,3,8D1 C2,G2 [T6] -> C2,G4 [T8] Tvuj ukol bude vytisknout blok od Pandy a pak pro jit cestu za cestou a zjistit zda to presne souhlasi. Nic nesmi chybet, ani prebyvat. treba u: "cesta:C1,2,6R3U1R2D3 C1,D12 [T1] -> C2,G2 [T6]" je dulezite "C1,D12 [T1] -> C2,G2 [T6]" a to rika ze tranzistoru T1 vyvod D12 vede cesta do T6 na Gate. Microlane ty vlastne budes nezavisle kontrolovat data mezi mnou a Pandou. Protoze ja kontroluji data mezi mnou a Mikesem, tak musi prijit doba kdy vsichni budeme mit stejne data. Je mi jasne ze rada veci se bude muset jeste prodiskutovat. Treba ty out a /out jak jsem jiz psal. Ja mam trosku jiny pohled na popisku nekterych vystupu. |
|
| Autor: | suksoft [ 03.02.2019, 12:23 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Mikesi mam prvni alfa verzi kontroly udelanou. Asi zacneme konzutovat blok F100. toto mi vyjizdi program: budu kontrolovat blok: F100 Blok: F100 Na souradnicich x=265 , y=225 je rozdil 265,225 gdg_mikes : 0 gdg_suksoft : 256 Blok: F100 Na souradnicich x=265 , y=234 je rozdil 265,234 gdg_mikes : 0 gdg_suksoft : 256 Souradnice neres, ty ti nic nereknou. Dulezite je, ze ja nevidim vpravo nahore a dole jeden prokov. Nahore pripojeni na VDD a dole na GND. Muzes se na to podivat a pripadne mi poslat aktualni CIF soubor at delam na tvem poslednim. ======= Take u F102 vidim ze ty definujes uplne dole vlevo pripojny bod (privod do T2 gate). Opravu maji vsechny bloky F102 na desce to takto privedene? Nekontroloval jsem to ale pripada mi to dosti nepravdepodobne. |
|
| Autor: | Panda38 [ 03.02.2019, 12:40 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Při prohlédnutí F102 mají většinou vstup vlevo dole, některé (asi 1/4) vlevo nahoře. Mohly by mít přívod i vpravo dole a vpravo nahoře (je to propojené), ale takové jsem nenašel. |
|
| Autor: | suksoft [ 03.02.2019, 12:57 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
Panda38 píše: Při prohlédnutí F102 mají většinou vstup vlevo dole, některé (asi 1/4) vlevo nahoře. Mohly by mít přívod i vpravo dole a vpravo nahoře (je to propojené), ale takové jsem nenašel. Staci jedno pouziti F102 s jinym vyvodem a uz to nemuzeme prohlasit za soucast definice bloku. Panda otazka na tebe. Neprejmenujes u F102, F103 a F104 out na /out? |
|
| Autor: | Panda38 [ 03.02.2019, 13:19 ] |
| Předmět příspěvku: | Re: GDG foto cipu |
To pojmenování je tam tak důležité? To si stejně každý pak pojmenuje u sebe jak chce, ne? Pokud by se to mělo opravovat, tak spíš bych myslel naopak, že by se mělo přejmenovat např. F100 /OUT na OUT. Mělo by to být správně tak, že hradlo má nějaké vstupní signály a nějaké výstupní a mezi nimi je definovaná nějaká operace. Nejjednodušší hradlo má 1 vstup IN a 1 výstup OUT. Je tam definovaná operace např. NOT, tj. OUT = NOT(IN), nebo buffer má OUT = IN. Negovaný výstup znamená, že je negovaná vnitřní operace hradla. Popisovač výstupu by neměl přímo popisovat operaci která se provádí se signálem. Podobně u NAND hradla také výstupní signál neoznačuje, že se signály se dělá operace AND a NOT, tam by se také dalo chtít aby to bylo označené např. místo OUT aby byl výstup pojmenovaný /AND2OUT. Je nejednoznačné jak by to mělo být správně značené. Obzvláště diskutabilní je to např. u hradla F101 NOT-NOT se dvěma invertory - má signál OUT popisovat operaci (pak by měl být první výstup /OUT, ale co druhý výstup?) nebo popisuje vztah k vnitřní funkci hradla (pak by měl být OUT, protože vnitřní funkcí je negace, /OUT charakterizuje opak vnitřní funkce). A protože není jasné jak by to mělo být správně aby se to sjednotilo, tak jsem to nechal takto nejednoznačně. Důležité je co to hradlo dělá, kde má který signál, označení signálů si každý zvolí podle sebe, protože stejně to není označení globálních signálů v čipu, ty budou pojmenované úplně jinak. |
|
| Stránka 36 z 100 | Všechny časy jsou v UTC + 1 hodina [ Letní čas ] |
| Powered by phpBB® Forum Software © phpBB Group http://www.phpbb.com/ |
|