OldComp.cz
http://oldcomp.cz/

GDG foto cipu
http://oldcomp.cz/viewtopic.php?f=133&t=6911
Stránka 77100

Autor:  danhard [ 18.11.2019, 15:53 ]
Předmět příspěvku:  Re: GDG foto cipu

4. F424 ?
ps. první numero není parametr, ale adresant, lokátor ...

Autor:  Mikes21 [ 18.11.2019, 15:59 ]
Předmět příspěvku:  Re: GDG foto cipu

danhard píše:
Stačí v HDL popsat knihovny jednoduchejma rovnicema jako makra a pak to pojmenováním signálů prodrátovat :)

Ale tohle uz je IMHO davno hotove. 43 knihoven a 7100 dratu.

Autor:  suksoft [ 18.11.2019, 16:35 ]
Předmět příspěvku:  Re: GDG foto cipu

microlan píše:
Citace:
trošku fantazie


asi nemám

3800771;B3437;I;A;F424

3. parametr je I, to je číslo funkčního bloku?


data jsou na http://www.radeksuk.cz/sharp/gdg/program/data20190609/

4543;4080771;B3437;O;Q;F424;2-Wide 2-2-Input AND-OR-Inverter;;;409;776;False;4548;4684;4543;False;;0;0;0;0;1;1;True;True;
prvni cislo je poradove cislo v tabulce - neni dulezite
druhe cislo je cislo cesty. Stejna cisla jsou spojena vodicem.
treti cislo je cislo bunky (tech je v GDG 4104)
nasleduje I jako IN nebo O jako OUT - to je smer
pak je jmeno. Zde Q jako vystup Q.
nasleduje F424 coz je typ funkcniho bloku
pak je popis aby se to nemuselo lustit v hlave
pak uz nasleduji nepodstastne cisla jak jsou napr. souradnice atd

Ja pri lusteni se koukam jen na "4080771;B3437;O;Q;F424;2-Wide 2-2-Input AND-OR-Inverter".

Jinak jsou to dve tabulky aby se to rychleji rucne hledalo. Obe jsou identicke jen je to jinak tridene.

Autor:  danhard [ 18.11.2019, 16:46 ]
Předmět příspěvku:  Re: GDG foto cipu

Mikes21 píše:
Ale tohle uz je IMHO davno hotove. 43 knihoven a 7100 dratu.

Sorry, ale natolik to nesleduju, už mi dávné ujel vlak.
Zjímalo mě to dávno před touto důkladnou reverzní prací, z popisu v manuálu, ale to bych asi neuměl testovací mody :lol:

Autor:  suksoft [ 19.11.2019, 10:05 ]
Předmět příspěvku:  Re: GDG foto cipu

Malou ukazku ale neuplneho souboru jsem ulozil na http://www.radeksuk.cz/sharp/gdg/program/data20191119/ do souboru hdl.txt. Jsou tam globalni vystupy/vystupy. Nejsou tam dva moduly ale je tam modul nedefinovanych hradel co se jeste musi zatridit. Mozna vecer se na to opet podivam.

Dosti jsem zjednodusil program na selekci co kam patri (input,output,wire). Nejdulezitejsi budouci prace bude cca 1400 funkcnich bloku zaradit do spravneho modulu. I ja samozrejme se budu chtit dostat do grafickeho modu. Uz na tom pokusu s ULA jsem si overil ze XILINX pekne zobrazuje schema zapojeni po kompilaci dat do realneho cipu (neco podobneho jako Quartus co pouziva Mikes).

Autor:  suksoft [ 22.11.2019, 22:47 ]
Předmět příspěvku:  Re: GDG foto cipu

Tak posuv je tento. Predevcirem vecer jsem udelal program co z mych dat udela verilog kod GDG. Microlane stale tam mame ten problematicky /key vyvod. Ted bych to neresil ale kvuli tomu se to neda cele prelozit. Dalsi dobra zprava je ze jsem nahodou potkal jednoho cloveka co umi hodne dobre HDL a je ochoten pripadne pomoc. Dokonce znal i akci TM.

Mikesi koukal jsem na ten tvuj novy GDG_pinout.csv, je tam dosti zmen ale asi to pujde implementovat. Take jsem stahnul od tebe testGDG_mod_exp.txt, zkusim to zpracovat. Take premyslim zda nepouziji ty vase VHDL definice funkcnich bloku. Sice je to u mne nejaka prace to upravit ale pak by teoreticky existovala jen jedna definice.

Autor:  suksoft [ 23.11.2019, 16:00 ]
Předmět příspěvku:  Re: GDG foto cipu

Tak jsem zakladni veci predelal aby to slo prelozit. Predevsim u F615 a F641 mi to Mikesi hlasi ze mas dosti jiny model - minimalne vyvody jsou jinde. Na to se budu muset podivat.

Dulezite je, ze mas spatne nazvany funkcni blok 666 a soucasne tim padem i definici, pak ti to musi blbnout. V tomto bloku jsou hodiny obracene. Zajimave je ze v puvodni definici F666 co byla drive ve verilogu nebyla chyba?

Take u definice F961 udelejte aby "process ( CLK,nSET,nRES)" at to spravne reaguje na klicove signaly.

Autor:  suksoft [ 23.11.2019, 18:33 ]
Předmět příspěvku:  Re: GDG foto cipu

Mikesi v souboru testGDG_mod_exp.txt vidim:

F615_43_11_out2 F615_43_11 OUT D
numIn: 0, numOut: 1

F615_43_11_out F615_43_11 OUT2 D
F961_15_10 IN3 D
numIn: 1, numOut: 1

Chapu to spravne ze mas spojene vystupy OUT a OUT2 toho bloku F615_43_11? Drive jsem to tam nevidel a urcite to neni spojene?

Autor:  Mikes21 [ 24.11.2019, 00:15 ]
Předmět příspěvku:  Re: GDG foto cipu

Citace:
Predevsim u F615 a F641 mi to Mikesi hlasi ze mas dosti jiny model

Ne, jen ho mam podle reality z kremiku.

Citace:
Mikesi koukal jsem na ten tvuj novy GDG_pinout.csv

Ne, jen jsou spravne pojmenovane negovane vystupy a opraveny nKEY. Taky tak, jak to ma byt podle kremiku.

Citace:
Chapu to spravne ze mas spojene vystu-py OUT a OUT2 toho bloku F615_43_11? Drive jsem to tam nevidel a urcite to neni spojene?

Ne, zmanena to, ze F615_43_11 OUT nikam nevede. Je tudiz nevyuzity.

Citace:
spatne nazvany funkcni blok 666

Co je spatne nazvano? CLK reaguje na falling edge, SET na 0. Tak je to i v definici. Je to podle Panda38.

Citace:
F961 udelejte aby "process ( CLK,nSET,nRES)"

Muze byt, ale nSET a nRES jsou asynchronni, tak to nema moc vyznam.

Autor:  suksoft [ 25.11.2019, 20:35 ]
Předmět příspěvku:  Re: GDG foto cipu

suksoft píše:
Mikesi v souboru testGDG_mod_exp.txt vidim:

F615_43_11_out2 F615_43_11 OUT D
numIn: 0, numOut: 1

F615_43_11_out F615_43_11 OUT2 D
F961_15_10 IN3 D
numIn: 1, numOut: 1

Chapu to spravne ze mas spojene vystupy OUT a OUT2 toho bloku F615_43_11? Drive jsem to tam nevidel a urcite to neni spojene?


Mikesi jak mam desifrovat?

1042: F615_43_10 CLK G F615_43_5_clk
DATA S F615_43_10_d
RST G F615_43_5_rst
OUT D F615_43_10_out2
OUT2 D F615_43_10_out

Nemas v nejake definici prohozene out a out2?

Autor:  suksoft [ 27.11.2019, 00:31 ]
Předmět příspěvku:  Re: GDG foto cipu

Tak jsem upravil importni rutinku pro testGDG_mod_exp.txt od Mikese21 a kdyz u F641 a F615 prohodim out/out2 tak dostavam rozumny vystup.
Mikesi nemas to nahodou opacne? Popis jak to mas vyvedene ty. Ja mam u F641 OUT vlevo a vpravo od neho je OUT2. U F615 mam OUT2 vlevo a vpravo od neho je OUT.

Autor:  Mikes21 [ 27.11.2019, 09:36 ]
Předmět příspěvku:  Re: GDG foto cipu

Na TM byly definice opraveny, protoze nesedely grafy na simulatoru. Obe hradla ted odpovidaji zapojeni, funkci i logice. Navic je to transparetni vuci konverzi na VHDL.

Autor:  suksoft [ 27.11.2019, 12:20 ]
Předmět příspěvku:  Re: GDG foto cipu

Na http://www.radeksuk.cz/sharp/gdg/program/data20191126/
jsem dal vzory.jpg od Pandy. Pak jsem tam dal dva obrazky, jak ted mam u mne definovane F615 a F641.

U F615 mam OUT2 vlevo a vpravo od neho je OUT.
U F641 mam OUT vlevo a vpravo od neho je OUT2.

Potrebuji aby nekdo to zkontroloval a rekl zda to mam spravne ci spatne.

======

Mikesi jeste jsem prejmenoval F666 na F666_D_Type_Buffered_Flip_Flop_C_Inv_Set.vhd . Doplnil jsem nazev o to "C".

Autor:  suksoft [ 29.11.2019, 19:10 ]
Předmět příspěvku:  Re: GDG foto cipu

Strucne napisi jaky je u mne stav na desifrovani gdg.

Stale je problem s cestou P3610535 // nKEY_in. Ma dve vystupni mista a jde to do "zkratu". To se dlouhodobe nedari vyresit ale verim ze pomoci postupneho dekodovani se najde reseni. Dalsi vec co se bude muset udelat je kontrola zda pouze a jen mista kde muze funkcni blok byt propojen s globalnimi cestami jsou opravdu pouzita, to planuji resit o Vanocich.

V soucasne dobe generuji dva soubory gdg.v a gdg_inst.v. Prvni gdg.v je vlastne verilog kod co obsahuje vse ohledne GDG. gdg_inst.v je pomocny a vklada se do prvniho. Takto nemusim mit slozity program a lepe se to resi. Uz to jde par dni i prelozit do Artix-7. Asi ani nepujdu zatim do System Verilog abych to mohl bezproblemove pouzit i pro jine vyrobce FPGA. Take jsem to uz oddelil od projektu ZX ULA a udelal jsem samostatny projekt.

Hlavni modul jsem nazval sharp_mz800_gdg.
Dalsi jsou ted: nezarazeno, nJOY_ENABLE, hlavni_delic a IORQM1RD

Snizil jsem pocet warningu pod sto a to uz je prijemne cislo. Ted musim vyresit d-latch F601 a F604 - to neni kriticke ale chci to mit uplne koser. Pak musim rozsirit program o kontrolu vyvodu a generovat "podskupiny" funkcninch bloku podle toho jake vyvody realne pouziji pro pripadnou instanci.

Pak bude nasledovat ukol delat vzruchy na vstupu a sledovat co se meni. Uz se tesim jak to budu delat.

Autor:  suksoft [ 01.12.2019, 03:04 ]
Předmět příspěvku:  Re: GDG foto cipu

Tak jsem pokrocil. Klicove je delat nejake vhodne zmeny na sbernici a kontrolovat co to uvnitr obvodu dela. Udelal jsem maly obvod co to dela a budu to moci v budoucnu rozsirit. Ukazuji par vstupnich signalu co jdou dovnitr GDG. Obrazek je z realneho FPGA z ILA modulu.

Přílohy:
gdg1.png
gdg1.png [ 40.83 KiB | Zobrazeno 6790 krát ]

Stránka 77100 Všechny časy jsou v UTC + 1 hodina [ Letní čas ]
Powered by phpBB® Forum Software © phpBB Group
http://www.phpbb.com/