OldComp.cz http://oldcomp.cz/ |
|
GDG foto cipu http://oldcomp.cz/viewtopic.php?f=133&t=6911 |
Stránka 76 z 100 |
Autor: | suksoft [ 17.11.2019, 11:18 ] |
Předmět příspěvku: | Re: GDG foto cipu |
danhard píše: Jenom dotaz, jaké je tam plánované CPLD ? Jsou tam sčítačky na adresu a ty v CPLD spotřebují hodně makrocel. Do vetsiho CPLD se to podle vseho vejde. Mikes21 na TM rikal ze jde touto cestou. Co jsem pochopil uz mel koupene i obvody. |
Autor: | Mikes21 [ 17.11.2019, 17:41 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Data ve formatu VHDL jsou na gitu, ktery sice neni verejny, ale jde pozadat o pristup a 'neni problem'. Suksoft tam pristup ma Jde o to, ze asi nikdo nechceme, aby se to volne potulovalo po netu, take proto, ze to zdaleka neni funkcni a je velice mnoho ruznych verzi. Co se tyka dat pro Magic a Spice, tak tam jsem ted delal nektere vetsi zmeny a jeste jsem to nikam nestacil dat. To se tyka i exportu do VHDL. Jinak, zadnou praci nemusis zastavovat, pokud takovou mas, urcite se daji pouzivat data, co mas. Ale verejne zatim asi taky nebudou (viz vyse). A ohledne CPLD, tak v soucasne dome mame pouzity obvod 5M1270ZT144C5 od Altery a na neho je udelana redukcni deska misto puvodniho GDG. Pri kompilaci soucasny kod zabere 61% hradel. Tzn. ze mista je jeste dost. Citace: Device 5M1270ZT144C5 Total logic elements 775 / 1,270 ( 61 % ) Total pins 91 / 114 ( 80 % ) UFM blocks 0 / 1 ( 0 % ) Ostre zkousky v Sharpovi zatim jeste neprobehly, protoze cekam, az se nam podari najit nekrere kriticke funcionality okoko video subsystemu. |
Autor: | danhard [ 17.11.2019, 19:28 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Tak to je CPDL, které používá logické elementy podobné FPGA, tam jde sčítačka dobře. Spíš se divím, že to zabralo tolik. |
Autor: | microlan [ 17.11.2019, 20:05 ] |
Předmět příspěvku: | Re: GDG foto cipu |
V GDG sčítačka není, alespoň ne ta předdefinovaná v Fxxx blocích. |
Autor: | danhard [ 17.11.2019, 20:25 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Vycházím z toho, co je popsané v servismanualu MZ800, str. 14. |
Autor: | suksoft [ 17.11.2019, 20:46 ] |
Předmět příspěvku: | Re: GDG foto cipu |
danhard píše: Vycházím z toho, co je popsané v servismanualu MZ800, str. 14. Ty tri scitacky co tam vidis jsou udelane z funkcniho bloku F521 co u mne pouziva definici Q,CO,CI,A,B. Kazda scitacka obsahuje 10x 1bit full adder. Celkem je to 30x F521. |
Autor: | suksoft [ 17.11.2019, 22:13 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Skoro nahodne jsem ukazal na jeden 1bit full adder. Program ukazal tento vystup: 0;3800771;B3437;I;A;F424;2-Wide 2-2-Input AND-OR-Inverter;;;(vystup je : B3427 , O , Q , F521 , 1-Bit Full Adder , , ); 1;3400703;B3427;I;CI;F521;1-Bit Full Adder ;;;(vystup je : B3111 , O , CO , F521 , 1-Bit Full Adder , , ); 2;2840567;B3111;I;CI;F521;1-Bit Full Adder ;;;(vystup je : B2489 , O , CO , F521 , 1-Bit Full Adder , , ); 3;2600499;B2489;I;CI;F521;1-Bit Full Adder ;;;(vystup je : B2179 , O , CO , F521 , 1-Bit Full Adder , , ); 4;2600261;B2179;I;CI;F521;1-Bit Full Adder ;;;(vystup je : B1115 , O , CO , F521 , 1-Bit Full Adder , , ); 5;2350263;B1115;I;CI;F521;1-Bit Full Adder ;;;(vystup je : B1571 , O , CO , F521 , 1-Bit Full Adder , , ); 6;4360125;B1571;I;CI;F521;1-Bit Full Adder ;;;(vystup je : B0551 , O , CO , F521 , 1-Bit Full Adder , , ); 7;3200091;B0551;I;CI;F521;1-Bit Full Adder ;;;(vystup je : B0370 , O , CO , F521 , 1-Bit Full Adder , , ); 8;4360091;B0370;I;CI;F521;1-Bit Full Adder ;;;(vystup je : B0399 , O , CO , F521 , 1-Bit Full Adder , , ); 9;4110093;B0399;I;CI;F521;1-Bit Full Adder ;;;(vystup je : B9999 , O , GND11 , , NOP , , ); Prvni radek "2-Wide 2-2-Input AND-OR-Inverter" je vystupni MUX. Ukazuje to 9 bit scitacky. 10 bit je tento: 4200;3710739;B3277;I;CI;F521;1-Bit Full Adder ;;;371;739;False;4715;4558;4361;False;;0;0;1;1;0;0;True;True; Podle GND11 lze usuzovat ze je to ten spodni adder. Ted by bylo vhodne jit smerem na "2-Wide 2-2-Input AND-OR-Inverter" a mel bych narazit na dalsi MUX, ten by mel delat RAS/CAS stridani dat a pak uz by se melo vyjit ven z GDG. Take druhy smer by nas mel dovest do nejakeho ORu a pak do odcitacky a nebo D klopneho obvodu SOF. |
Autor: | suksoft [ 17.11.2019, 22:59 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Desifrovan smer ven z GDG na VAD4: 0;3800771;B3437;I;A;F424;2-Wide 2-2-Input AND-OR-Inverter;;;(vystup je : B3427 , O , Q , F521 , 1-Bit Full Adder , , ); vystup 4543;4080771;B3437;O;Q;F424;2-Wide 2-2-Input AND-OR-Inverter;;;409;776;False;4548;4684;4543;False;;0;0;0;0;1;1;True;True; 4467;4080771;B3436;I;A;F100;Inverter 1-Input;;;399;773;False;2591;4780;4543;False;;0;0;1;1;0;0;True;True; 4542;3990771;B3436;O;Q;F100;Inverter 1-Input;;;399;776;False;4237;4794;4542;False;;0;0;0;0;1;1;True;True; 4722;3990771;B3578;I;C;F421;2-Wide 1-2-Input AND-OR-Inverter;;;363;807;False;3467;4885;4542;False;;0;0;1;1;0;0;True;True; 4805;3640805;B3578;O;Q;F421;2-Wide 1-2-Input AND-OR-Inverter;;;364;810;False;3020;4841;4805;False;;0;0;0;0;1;1;True;True; 4612;3640805;B3500;I;C;F424;2-Wide 2-2-Input AND-OR-Inverter;;;43;807;False;4342;4600;4805;False;;0;0;1;1;0;0;True;True; 4776;310804;B3500;O;Q;F424;2-Wide 2-2-Input AND-OR-Inverter;;;45;810;False;2420;5029;4776;False;;0;0;0;0;1;1;True;True; 4825;310804;B3497;I;D;F601;D-Latch;;;31;811;False;826;4951;4776;False;;0;0;1;1;0;0;True;True; zde je kompletni d-clen aby slo videt co z toho je zapojeno a co ne. Q vystup nikam nevede ale QN jde ven na invertor. 4565;330804;B3497;O;Q;F601;D-Latch;;;37;804;True;1613;4697;4565;False;vystup nema zadny vstup;0;0;0;0;0;1;True;True; 4608;240635;B3497;I;CK;F601;D-Latch;;;27;807;False;2156;4726;3332;False;;0;0;8;1;0;0;True;True; 4609;350805;B3497;O;QN;F601;D-Latch;;;37;807;False;2516;4806;4609;False;;0;0;0;0;1;1;True;True; 4607;350805;B3496;I;A;F100;Inverter 1-Input;;;23;807;False;1936;4725;4609;False;;0;0;1;1;0;0;True;True; 4775;800;B3496;O;Q;F100;Inverter 1-Input;;;23;810;False;57;4921;4775;False;;0;0;0;0;1;1;True;True; 4564;800;B9999;I;VAD4;;;;;0;800;False;1606;4596;4775;False;;0;0;1;1;0;0;True;True; Kdyz budu uvazovat ze RAS/CAS data jdou podle tohoto vzoru: VAD0 bit 0 a 1 VAD1 bit 2 a 3 VAD2 bit 4 a 5 VAD3 bit 6 a 7 VAD4 bit 8 a 9 VAD5 bit 10 a 11 VAD6 bit 12 a 13 VAD7 bit 14 a 15 Tak i vystup na VAD4 sedi. Aby tento vystup mohl kazdy cist tak to prectu trivialneji. Z scitacky jde vystup na MUX, protoze kazdy MUX invertuje signal, tak to prochazi pres Invertor. Nasledne to prochazi pres dalsi dva MUX. Pak to prochazi pred d-latch, da se rici ze vse co jde dovnitr a ven z GDG se synchronizuje s globalnim CLK. Vystup z d-latch je invertovany (QN) a tak to projde jeste invertorem a pak uz to jde ven na vyvod VAD4. |
Autor: | microlan [ 18.11.2019, 06:15 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Aha, tak se omlouvám F521. |
Autor: | hynek [ 18.11.2019, 08:38 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Mikes21 píše: Hodil by se nekdo v 'louskani' schemat rozkresleneho GDG. Vystupem by melo byt slouceni hradel do vetsich funkcnich celku, tak aby se mohly testovat relativne samostatne a taky, aby se dalo v docela hodne rozsahlem schematu nejak vyznat. Nehlaste se vsichni, staci dva, tri Bylo by mozne trochu rozvest, co by tato 'brigada' obsahovala? Tj. jake jsou vstupy, jake jsou ocekavane vystupy a jake nastroje je potreba k tomu pouzivat? Ja bych se i prihlasil, stejne jako jsem se hlasil na analyzu cipu, ale nez jsem se vubec stacil zapojit, tak uz to bylo hotove... Tolik casu najednou jsem na to proste nemel. |
Autor: | microlan [ 18.11.2019, 08:52 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Radku nešly by ty výpisy nějak zjednodušit a popsat co je co? Já se v tom vůbec nevyznám. |
Autor: | Mikes21 [ 18.11.2019, 09:15 ] |
Předmět příspěvku: | Re: GDG foto cipu |
to hynek: pouzivam Quartus a do neho je nacteny VHDL popis celeho vnitrku GDG. Quartus umi vygenerovat schema celeho obvodu Příloha: zaroven umi kreslit misto struktur schematicke znacky. Funkce obvodu pak je mozne nahrazovat prave takovou znackou misto psaneho kodu (treba v tom VHDL) Urcite by to chtelo prostudovat si nejake tutorialy a naucit se, jak se s tim dela a co vsechno se od toho da ocekavat. Nerikam, ze tohle je ten nejlepsi zpusob, to je potreba zjistit. Postup by byl takovy, ze pri zjisteni, ze nekolik hradel patri funkcne k sobe, se musi 'nakreslit' hradlo, ktere je vsechny obsahuje a vydefinovat jeho interface (napojeni na okoli). Pak se prohodi puvodni hradla za toho nove. Pokud to klapne, celkove schema se zjednodusi a muze se pokracovat dal. Tohleto se da delat na urovni graficke interpretace (schematu) nebo na urovni VHDL kodu. Obe cesty jsou mozne a daly by se kombinovat. Tu druhou uz (snad docela uspene) prochazi nobomi. Na program Quartus navazuje ModelSim a tak se daji stavajici i nove struktury velice podrobne simulovat a testovat. Uz ted to smeruje i na testy na fyzickem hw, ale to uz predbiham Kdyz, tak se ozvi pres SZ a muzeme to probrat. |
Autor: | suksoft [ 18.11.2019, 10:51 ] |
Předmět příspěvku: | Re: GDG foto cipu |
microlan píše: Radku nešly by ty výpisy nějak zjednodušit a popsat co je co? Já se v tom vůbec nevyznám. Preci nemusis cist vse. Nejdulezitejsi je druhy a treti parametr. Druhy je cislo cesty a treti cislo funkcniho bloku. priklad, prvni radek je 3800771;B3437;I;A;F424 Takze mne zajima jaky vystup ma blok B3437. Najdu si radek (jde to rychle). Sup a mam 4080771;B3437;O;Q;F424 Z toho vidim ze mne zajima cesta 4080771. Takze vyberu treba 4080771;B3436;I;A;F100 a z toho preskocim na B3436. A toto se porad opakuje az vyjdu ven z cipu. To ukaze jednu cestu a je mi jasne ze nekde je jich vice, tak budu muset projit i ostatni cesty. Na cipu je ted 1473 funkcnich bloku. Kazdy z nich chci nekam zaradit. Pocitam ze vytvorim asi tak 50 modulu a kazdy funkcni blok bude patrit prave do jednoho. Takto budu moci vygenerovat automaticky i moduly pro verilog a cele tu bude prehledne. Ty soubory co jsem vygeneroval v kvetnu jsou stale platne a pocitam ze se v nich zmeni maximalne 0,5% obsahu. Vse co ted delam a budu delat je jen zpracovani techto souboru. ============ jedem muj kontrolni vypis vypada takto: F101 QN,A,Q, F601 Q,CK,QN,D, F113 Q,A, F204 A,B,C,D,Q, F424 A,B,C,D,Q, F631 D,QN,Q,CK, je to zacatek cipu vlevo nahore. Kdo ma trosku fantazie tak v tom musi videt zaklad pro popis HDL cipu. Staci tam dat par zavorek, jmena cest a mate pekny popis cipu v HDL. |
Autor: | danhard [ 18.11.2019, 12:11 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Stačí v HDL popsat knihovny jednoduchejma rovnicema jako makra a pak to pojmenováním signálů prodrátovat |
Autor: | microlan [ 18.11.2019, 15:49 ] |
Předmět příspěvku: | Re: GDG foto cipu |
Citace: trošku fantazie asi nemám 3800771;B3437;I;A;F424 3. parametr je I, to je číslo funkčního bloku? |
Stránka 76 z 100 | Všechny časy jsou v UTC + 1 hodina [ Letní čas ] |
Powered by phpBB® Forum Software © phpBB Group http://www.phpbb.com/ |