OldComp.cz

Take se primlouvam to zkusit udelat. Na TM se o tom hovorilo. Neni to kriticke na vyreseni jak je co zapojene ale muze to byt zajimave zjistit jak je to resene.

Jinak kazdy realny vyvod cipu ma uvnitr matice gdg jeden az tri vyvody. Kdyz jsou tri, tak vzdy dva jdou smerem ven a jeden dovnitr. Podle toho co jsem zatim zjistoval, tak ten co jde dovnitr cipu je in a druhy je out smerem ven z cipu. Treti ovlada smer. U vyvodu co co umi treti stav nebo otevreny kolektor se da do tretiho stavu tak, ze se "dir" signal da do stavu IN. Treba vstup dat D0-D7 se da do tretiho stavu tak, ze se vsech 8 dir signalu da do stavu IN.

Není zapotřebí ovládat směr, ale jen uschopňovat výstup.
Z hlediska obecného návrhu by zablokování vstupu při uschopnění výstupu bylo omezením možných funkcí.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2

Mikesi je v souboru testGDG.cif v definici "9 testGDG;" popsan cely gdg cip tak jak ho ted zpracovavas?

A zřejmě jsou ty IO cely konfigurovaný ještě maskou.
Jinak se ty rozhodovací úrovně a schmiťák nastavit nedají.
To tady nemusí být ani jednou použito.
Konfigurace výstupu by ale měla být vidět.

IO buňky jsou tam zrcadlově kvůli rozvodu napájení výstupních tranzistorů.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2

Microlane nebo Mikesi je mezi 256,822 - 256,823 spoj na layer1? Mam tam dva funcni bloky co nemaji privedeno CLK a toto by to vyresilo.

Jeste podle mne Microlane mame udelat na 314,884 prokov12 - pak se dostane na dalsi dve funkcni bloky hodiny.

Co by hodne pomohlo kde je vystup signalu pro IN 319,603. Na tomto signalu je rada INu po celem cipu ale nevidim zadny OUT.

Kluci podivejte se jeste na techto pet spoju. Jsou to IN ale nikam to nevede. Pisi mozne reseni.

4690161 B0714 I IN4 F304 4-Input NAND gate 469 161
mozna spoj 469,169 a 469,170

5970195 B0898 I IN4 F304 4-Input NAND gate 597 195
mozna spoj 597,203 a 597,204

4550331 B1471 I IN3 F424 2-Wide 2-2-Input AND-OR-Inverter 455 331
mozna spoj 455,338 a 455,339

2850396 B1730 I IN1 F961 ? 285 396
mozna spoj 285,402 do 285,405

570399 B1679 I IN4 F304 4-Input NAND gate 57 399
na 57,407 je via01
mozna spoj 57,407 a 57,4087

----

doplneni1

dalsi spoj - je to hodne rozmazane
4270535 B2379 I IN2 F302 2-Input NAND gate 427 535
na 427,542 je via12
na 427,543 je via01
asi je spoj layer1 427,542 a 427,543

------

doplneni2

3610535 B2362 I IN1 F302 2-Input NAND gate 361 535
3610535 B2651 I IN1 F302 2-Input NAND gate 301 603
vede smer 668,855
3610535 B0000 I /KEY 668 855

Mikesi pouzivam tvuj soubor pro popis vyvodu. To by ale znamenalo ze mas chybu 668, 855 a ze je toto vstupni signal. Muzes to zkontrolovat?

Zapojení pinů: http://www.uschovna.cz/zasilka/MV7J8DHKTBTNZ489-ZRL/

Našel jsem tyto typy pinů:

IN = vstup
IN-OUT = vstup a výstup
OUT = výstup
OC = otevřený kolektor (ten jsem našel jen 1 ... nevím co to je za signál?)
VDD = napájení
GND = zem

Typy pinů jsem zakreslil do obrázku (protože jsem nevěděl číslování pinů).

U vzorů pinů jsem zakreslil signály:
červená = dolní vodič (na substrátu)
modrá = horní vodič
hnědá = vodič v substrátu (tohle jsem v čipu viděl použít poprvé)
zelená = propojka vodiče se substrátem
oranžová = propojka mezi vodiči

Jasně že tam asi nějaké chyby budou, nedělal jsem to moc pečlivě, ale jako výchozí inspirace to snad stačí. Tipuji že ochranné diody by mohly být ty struktury co jsou kolem rezistoru, ale to fakt jen odhaduji.

_________________
i++ (INC) increment
i-- (DEC) decrement
i@@ (EXC) excrement

Dobra prace Pando!

Jinak ja jsem take nezahalel mam uz jen 17 chyb a az zpracuji to co uz mam napsano tak jich bude 7.

Nenak nevidim OUT pro tento signal co vede na 7 mist.
5830297 B1352 I IN2 F302 2-Input NAND gate 583 297 7 0 0 0
5830297 B1643 I IN1 F434 2-Wide 2-2-Input OR-AND-Inverter 531 365 7 0 0 0
5830297 B1779 I IN3 F424 2-Wide 2-2-Input AND-OR-Inverter 471 399 7 0 0 0
5830297 B1833 I DATA F615 D-Type with /Reset 63 430 7 0 0 0
5830297 B2137 I CLK F615 D-Type with /Reset 59 501 7 0 0 0
5830297 B2653 I IN1 F202 2-Input NOR gate 307 603 7 0 0 0
5830297 B2656 I IN F100 Inverter 1-Input 319 603 7 0 0 0

Mikesi podle vstupu napr. 583,297 by jsi to mohl mozna zjistit co to u tebe je.

Microlane zatim to resim tak ze to na ferovku doplnim v bezicim programu. Az to cele bude hotove tak ukazu co jsem dokreslil. Toto ma vyhodu ze to muzu upravovat a vim presne co jsem dopsal do tvych dat.

"OC = otevřený kolektor (ten jsem našel jen 1 ... nevím co to je za signál?)"

pin 93 WTGD wait

ps. obrázek je moc malý na to, aby byl čitelný
Jak jsou ošetřené nezapojené dráty ?
Ovládací signál výstupu by se měl asi jmenovat OE, když je vstup stále aktivní, není to žádná 74HC245, kde by měl DIR ten správný význam.

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2

chybí v L2 571,369 > 572,369

_________________
TEMS-49, PMI-80, rep. MK14, ZX81, ZXspectrum+, TI58, MZ-800

Microlane super. Ted mame OUT bez chyb. V INnu nemam jednu cestu co prochazi 61;604 - jsou zde dva IN ale zadny OUT. Zatim jsem to docasne vyresil ze jsem to pripojil na 5V ale to neni reseni. Podivej se na to.

docasne ale spatne reseni:
;61;604;VVC80;I;docasny nesmyslny spoj2

------

Na http://www.radeksuk.cz/sharp/gdg/program/data20190512/ jsem dal soubor spoje_prg.txt. Podivej se na obsah. Napis pripadne na to co prekreslis do data.txt slovo "ok" at vim ze to mam zrusit u sebe. Pozor je zde prohozeno X a Y! Nejdrive je y a pak x. Je to cast programu co misto tebe dokresli veci do gdg.

------

Do souboru GDG_pinout.csv jsem doplnil

;587;437;VVC20;I;
;587;505;VVC30;I;
;347;573;VVC40;I;
;347;675;VVC50;I;
;103;199;VVC60;I;

To jsou mista kam privadim na F latch 5V. Pozor umyslne to nedavam na spravne misto ale o 8 bodu nize nez je realita.
Zde zatim staci napsat ze je to vsude pravda.

----------

Ted pomalu muzu premyslet o dalsich kontrolach na nesrovalosti. Jak udelame uspesne dalsi kolo oprav tak asi dam na web prvni alfa verzi cesty_vse_IO.txt jenz ma obsahovat vsechny informace pro dekodovani cipu.

Dotaz, napočítal jsem 101 zakontaktovaných vývodů
Pin 40 GND je zakontaktován 2x ?

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2

Ano jeden realny vyvod na cipu je 2x vyveden dovnitr.

dal jsem to na svuj web sharp/gdg/program/data20190512/SC65040G032_04.jpg

Jo bezva, je to ten pin 40 a je to o 180° pootočené proti orientaci co použil Panda v piny.jpg
pin 40 je taky přímo vývod substrátu

Na hodně mistech jsou použity I/O buňky, tam, kde je v popisu definován jen Input, nebo Output.
Třeba pin 4-19, CPU address bus, tam by to ale mohl být nějaký zablokovaný pozůstatek návrhu, kdy počítali s DMA přístupem

_________________
Diagnóza: Touretteův syndrom, Koprolálie, Dyslexie, Obsedantně kompulzivní porucha.
Kalkulačky: Privileg PR56, TI51-III, TI57, TI58, TI59, TI83, TI-83 Premium CE, TI89
Počítadla: BOBO64, ZX48 plus, DG-88, Didaktik-M, C16, C64C, Amiga 500+, MZ800, MUPID C2A2

Bohuzel te budu muset zklamat. Uz drive jsem se zajimal k cemu to bude. Vse to slozi k testovani cipu pri vyrobe. Strasne hodne vystupu, hlavne nahore a vpravo, meni smer toku dat pri aktivaci TEST vstupu. To jsem rikal i na TM. Bohuzel mne asi vetsina nechapala proc je prave ted potreba zjistit co vsechno TEST meni. Nejedna se mi o vlastni TEST ale o to jak meni logiku zapojeni u vyvodu. Jedna se mi o zjednoduseni schematu. Co jsem jiz drive vypozoroval, tak vyvod test podle vseho napr. dava vystup scitacek smerem ven pro kontrolu. Zajimave je podle vseho to, ze CPU, coz je bezne vystupni signal co vede na Z80 CPU, meni smer a stava se z nej vstup. Bude to zajimave zjistovat co kam vede a proc.

Vse se uz ted da rucne zjistit pres cesty_vse_IO.txt, ktery uvolnim v blizke dobe, jak budou opravene par chyb co tam jsou.