OldComp.cz

Komunitní diskuzní fórum pro fanoušky historických počítačů


Právě je 28.03.2024, 19:07

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]




Odeslat nové téma Odpovědět na téma  [ Příspěvků: 1488 ]  Přejít na stránku Předchozí  1 ... 66, 67, 68, 69, 70, 71, 72 ... 100  Další
Autor Zpráva
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 10:06 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1198
Has thanked: 360 times
Been thanked: 304 times
Ten problem s identifikaci pinu okolo /KEY by mel byt vyreseny takto:
Kód:
81;668;880;/CROM;O;ROM chip enable;
82;668;865;/KEY;O;8255 chip enable;
;668;855;KEY_in;I;;
;668;845;KCS5_dir;O;;
83;668;835;NTPL;I;NTSC/PAL selection (PAL = “L“);

Je to cast .csv souboru, ktery to popisuje. Upozornuji, ze signal /KEY - pin 82 se muze chovat jako I/O.
S opravou od Microlana "615,746 nemá být V12, pouze čisté křížení L1 a L2" to elektricky sedi.
Chcete poslat opravene .spice data nebo pockame az tech oprav bude vice?

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 11:34 
Offline
Kecálek

Registrován: 10.10.2014, 10:40
Příspěvky: 89
Has thanked: 3 times
Been thanked: 48 times
Takze u F301 a F302 mate prohozeny IN1 a IN2.
U F303 a F433 mate prohozeny IN1 a IN3.

Predtim:

F301: 7/7
F302: 243/243
F303: 90/90
F433: 8/8

Nyni:

F302: 6/243
F303: 16/90
F433: 1/8

Muzete prosim nekdo overit jak je to s porty u F306 - je dost mozne, ze muzou byt prohozene piny i u nej. Zarazejici je take pocet rozdilu na F204.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 12:07 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Mikes21 píše:
Ten problem s identifikaci pinu okolo /KEY by mel byt vyreseny takto:
Kód:
81;668;880;/CROM;O;ROM chip enable;
82;668;865;/KEY;O;8255 chip enable;
;668;855;KEY_in;I;;
;668;845;KCS5_dir;O;;
83;668;835;NTPL;I;NTSC/PAL selection (PAL = “L“);

Je to cast .csv souboru, ktery to popisuje. Upozornuji, ze signal /KEY - pin 82 se muze chovat jako I/O.
S opravou od Microlana "615,746 nemá být V12, pouze čisté křížení L1 a L2" to elektricky sedi.
Chcete poslat opravene .spice data nebo pockame az tech oprav bude vice?


Urcite to dava lepsi vysledky. Cele jsem to nekontroloval, port D4h jsem nevidel ale videl jsem CCh a hlavne jsou tam videt in/out operace.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 12:11 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
chaky píše:
Takze u F301 a F302 mate prohozeny IN1 a IN2.
U F303 a F433 mate prohozeny IN1 a IN3.

Predtim:

F301: 7/7
F302: 243/243
F303: 90/90
F433: 8/8

Nyni:

F302: 6/243
F303: 16/90
F433: 1/8

Muzete prosim nekdo overit jak je to s porty u F306 - je dost mozne, ze muzou byt prohozene piny i u nej. Zarazejici je take pocet rozdilu na F204.



Mikesi jak z tvych dat vyctu tvoje vyvody?

Jsou to tyto data?
9 F645_D-Type_Buffered_Flip-Flop_Inv_Reset;
94 clk 16 256 CMF;
94 d 144 256 CMS;
94 rst 400 256 CMF;
94 out 944 256 CMS;
94 out2 976 160 CMF;


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 14:35 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Mikesi jak z tvych dat vyctu tvoje vyvody?

Jsou to tyto data?
9 F645_D-Type_Buffered_Flip-Flop_Inv_Reset;
94 clk 16 256 CMF;
94 d 144 256 CMS;
94 rst 400 256 CMF;
94 out 944 256 CMS;
94 out2 976 160 CMF;

Mikesi tak jsem se podival na ty souradnice a mam par otazek. Vidim ze ty jen ukazes na souradnici a reknes ze je tam signal a jaky. Muzes ale definici zmenit a rikat to na mistech kde je via01? Jedna se mi treba o vyvod d a out. Ty na layer2 ukazujes jen kde je spoj. Ja ale bezpodminecne potrebuji aby tam byla via01. Je mozne to u tebe zmenit, posunout na jine misto? Treba to d dat nahoru kde je via01. Out zase dat doleva kde je via01.

Chaky kdyz se to zmeni, tak muzu i ja zmenit souradnice a budu mit uplne stejne body kde je definovany signal a tak se daji pouzivat bez omezeni x,y souradnice bodu. Take se to lepe bude kontrolovat.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 17:10 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1198
Has thanked: 360 times
Been thanked: 304 times
Par odpovedi:
Cislovani pinu u jednotlivych hradel je provedeno zleva doprava. Z hlediska zapojeni je to jedno, jak se to cisluje, netlist se vygeneruje podle elektrickeho zapojeni. Kdyz je prehodim, tak bude netlist stejny, jen se bude mozna trochu jinak jmenovat.
Souradnice je u labelu a souvisi s vodivym spojem. Na spoji nemusi byt zadne via, aby spoj dostal jmeno. Pokud bych ho svazal s via, tak ten label vypadne, pokud ho nepouziju. I kdyz on se potom stejne neobjevi v netlistu. V podstate je nazev pinu soucasti interni definice hradla a s vnejsimi pripojenimi nesouvisi. Tu navaznost dostane az pozdeji.
Z mych dat vyctes vyvody jedine tak, ze se tam protne vnejsi spoj s internim spojem. Pokud ma i label, dostane jmeno podle neho. Pokud ne, dostane jmeno podle souradnice, ve ktere se zkontaktovaly.
V exportu to delam tak, ze mam rucne nadefinovanou vazbu na kontakt tranzistoru napr. {f302_nand, 0, 'G', "IN1"}, tzn. Gate tranzistoru c. 0 = IN1.
-----------------------------------------
Pripominam, ze raw export z magicu ma 16848 a 24684 netu. Z toho vznikne 1473 hradel, 207 pinu a 7122 netu ;-)

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 17:29 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Chaky jak te to zajima:

F306
94 in1 16 256 CMF;
94 in2 80 256 CMF;
94 in3 144 256 CMF;
94 in4 208 256 CMF;
94 in5 272 256 CMF;
94 in6 336 256 CMF;
94 out 304 256 CMF;


6-Input NAND gate
C1,1,8,I,IN6
C1,3,8,I,IN5
C2,1,8,I,IN4
C2,3,8,I,IN3
C3,1,8,I,IN2
C3,3,8,I,IN1
C3,3,11,O,OUT


Takze je to ocislovane presne naopak.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 17:56 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Mikes21 píše:
Par odpovedi:
Cislovani pinu u jednotlivych hradel je provedeno zleva doprava. Z hlediska zapojeni je to jedno, jak se to cisluje, netlist se vygeneruje podle elektrickeho zapojeni. Kdyz je prehodim, tak bude netlist stejny, jen se bude mozna trochu jinak jmenovat.
Souradnice je u labelu a souvisi s vodivym spojem. Na spoji nemusi byt zadne via, aby spoj dostal jmeno. Pokud bych ho svazal s via, tak ten label vypadne, pokud ho nepouziju. I kdyz on se potom stejne neobjevi v netlistu. V podstate je nazev pinu soucasti interni definice hradla a s vnejsimi pripojenimi nesouvisi. Tu navaznost dostane az pozdeji.
Z mych dat vyctes vyvody jedine tak, ze se tam protne vnejsi spoj s internim spojem. Pokud ma i label, dostane jmeno podle neho. Pokud ne, dostane jmeno podle souradnice, ve ktere se zkontaktovaly.
V exportu to delam tak, ze mam rucne nadefinovanou vazbu na kontakt tranzistoru napr. {f302_nand, 0, 'G', "IN1"}, tzn. Gate tranzistoru c. 0 = IN1.
-----------------------------------------
Pripominam, ze raw export z magicu ma 16848 a 24684 netu. Z toho vznikne 1473 hradel, 207 pinu a 7122 netu ;-)


Ted ale mame problem ze nejake cislovani zavedl Panda, pak jine jsem zavedl ja (snazil jsem se zachovat poradi signalu), ty Mikesi mas jine poradi. A defgate.sv od Venci ma take jine oznaceni, coz zatim neni problem. Proto se chci optat Pandy zda by byl ochoten zmenit vzory.jpg na jine jmena signalu? Ted bych to nedelal ale tak za 14 dni by uz asi bude dobra doba to udelat. Ja osobne bych asi sel do jmen co v defgate.sv pouzil Venca a poradi signalu bych nechal co zvolil Panda.

priklad jak se jmenuji signaly od Venci.
module F617_D_Type_Flip_Flop_Inv_Set_Inv_Reset ( input wire D, input wire CK, input logic S, input logic R, output logic Q, output logic QN );


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 18:45 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Chaky na http://www.radeksuk.cz/sharp/gdg/program/data20190531/ jsou posledni data kde jsem zpracoval veci o kterych se psalo rano. Ma to tu formu co ocekavas.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 19:22 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1198
Has thanked: 360 times
Been thanked: 304 times
To, co udelal Venca je ale deklarace. To je v pohode, i kdyz si nejsem jisty tim jednopismennym oznacenim. Predchozi dohoda znela jinak. Jinak je to z volanim tech bloku, tzn. se jmeny netu, pod kterymi ty deklarace volas. A to bych urcite nemenil. V minulosti jsem to musel nekolikrat predelavat a pokud to ted je odzkousene, tak to odmitam opravovat.
Dodrzuj konvenci, kterou uz jsme zavedli a pouzivame. Jestli prebiras definice hradel ode me, tak je akceptuj, tak jak jsou. Vim, ze mas jednodussi hradla nakreslene a slozitejsi jsi prebral. Tak preber vsechny definice a melo by to sedet bez nejakeho prehazovani. Chaky a Venca je taky tak prebira a nemeli s tim problem.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 20:26 
Offline
Pan Generální

Registrován: 19.07.2013, 15:54
Příspěvky: 2723
Has thanked: 144 times
Been thanked: 422 times
Mikesi jen jsem chtel to sjednotit. I ty pouzivas CLK a clk, takze to nemas v tvem projektu jednotne. Ale je mi to jedno kdyz to nechces sjednotit.

Chaky toto jsou funkcni bloky kde ocekavej jine zapojeni podle Pandy a podle Mikese.
301
302
303
306
F433 - hodne jinak zapojene


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 20:46 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1198
Has thanked: 360 times
Been thanked: 304 times
To je jen otazka case sensitive a to vetsina sw v teto oblasti neni. Psano striktne /KEY, nKEY a nkey je jeden a tentyz vyraz, ktery se sobe rovna. Tak jako D-Flip_Flop se rovna d_flip_flop.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 20:51 
Offline
Pan Štábní

Registrován: 11.11.2013, 10:29
Příspěvky: 1198
Has thanked: 360 times
Been thanked: 304 times
:sharp: :sharp: :sharp:

chtel bych udelat takovy maly milnik, a nebo rekapitulaci k dnesnimu dni.

Panda po predchozi analyze hradel identifikoval a zdokumentoval vsechny typy okolnich pinu a priradil kazdemu jeho funkci.
Chaky napsal konvertory pro digitalni simulaci, predevsim pro VHDL. Napsal definice vsech hradel, takze se daji pouzit v simulatoru a taky ruzne testovaci funkce. Ted ladi pro Radka rutinu pro sjednoceni dat. Hledaji a snazi se odstranit ruzne rozdily a nejasnosti.
Momentalne v 'zaloze' Microlan dohledava a objasnuje kazdou nesrovnalost. Uz si pamatuje cely cip zpameti a obratem, aniz by koukal do pocitace, hlasi kde se co presne nachazi a co je potreba opravit.
Vasek se prokousava simulaci GDG a obcas musim zatajit dech, kdyz vidim jeho pokroky. Prosim, vydrz, sharpisti te sleduji.
Docela dost lidi to cele vice ci mene peclive sleduje a myslim, ze mnozi ani nestaci zirat. Obcas se ozve rana a treba nekteri ani netusi ktera bije. Mam pravdu?
:clap: :clap: :clap:
Chlapi, vsem patri ohromne diky a pochvala pred sharpackou komunitou, momentalne rozptylenou po nekolika republikach tohoto sveta. Pred nastoupenou jednotkou to bude (ta pochvala) urcite na nejblizsim Talskem mlyne (jeste neni na obzoru). Zaslouzili jste se nesmazatelnou ryhou do dejin sveta. (A pritom je to takova ...)

:sharp: :sharp: :sharp:
-----------------------------------------------------------------------------------------
Co bych rad, kdyby se povedlo v blizke budoucnosti.
Doladit rozdily vznikle prekreslovanim fotek cipu do elektronicke podoby.
Prozkoumat a zdokumentovat vyssi funkcni celky z cipu. Predevsim se jedna o Chip Selecty, fungovani vnitrnich registru (konfiguracni, mapovaci, adresove a dalsi). Obvody okolo VRAM, vcetne scroll registru a vytvareni obrazovych dat.
Ja bych se ted chtel zamerit na zkresleni vsech I/O pinu a jejich doplneni do elektrickeho zapojeni. Chtel bych pridat tri druhy hradel, IN, OUT a IN_OUT. Chaky, mohl by jsi mi napsat definici ve VHDL? Predevsim toho I/O - tri piny IN, OUT a DIR (nebo EN)
Urcite jsem na neco zapomel, tak to urcite taky udelat.
Zaroven bych rad, aby se to vsechno udrzovalo ve velice konzistentnim stavu. Tak aby jsme meli stale cestu od 'surovych' dat az do jednotlivych koncovych stavu. Myslim export(y) do VHDL, SystemVerilog (dale SV), s pridanim jednotlivych Test Bench az do fungujicich modelu v simulatorech. Cilem je paralelni popis cele funkce GDG ve VHDL/SV.
Chaky, az budes mit cas a silu, muzes kouknout na ten export do SV?

:sharp: :sharp: :sharp:
Tak a ted mi dosla slina, tak uz toho necham. Ale vy muzete klidne neco pripsat. Bude to ulozeno pro pristi generace.

Pekny vecer,
Mikes

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 21:06 
Offline
Kecálek

Registrován: 10.10.2014, 10:40
Příspěvky: 89
Has thanked: 3 times
Been thanked: 48 times
Ahoj,

nejnovejsi verze parseru je zde a myslim si, ze umi predvadet docela zajimave veci :) https://www.ordoz.com/gdg2vhdl/4.0/

Mikesova data ( testGDG_mod.spice a testGDG_mod_exp.txt), pripadne optimalne Radkova data (cesty_blok.txt):

- syntaxni a elektricka kontrola dat
- vystup do plneho, nebo zjednoduseneho VHDL
- vyhledani zdroju k libovolnemu netu

Mikesova data je potreba nacist vzdy - mam je jako referencni. Pokud se pres -r nactou radkova data, tak se pak vsechny vyse zminene operace vykonavaji nad nimi.

Pokud uz jsou nactena Radkova data, tak je navic mozne udelat dva typy porovnani obou modelu.

parts - projde porty vsech soucastek a vypise ty, ktere jsou napajeny z jineho zdroje
nets1 - podle Mikesova netlistu provede kompletni** porovnani jednoznacne identifikovatelnych cest *
nets2 - zdrojem je Radkuv netlist

* jednoznacne identifikovatelne cesty jsou vsechny, krom tech, ktere jsou napajeny z internich zdroju, protoze u Radka je nelze lokalizovat
** cesty vedouci do internich pinu neleze spravne kontrolovat, protoze u Radka tyto interni piny neumime jednoznacne identifikovat

Protoze se oba zdroje lisi cislovani zamenitelnych portu u nekterych soucastek, tak je mozne provest unifikaci dat pomoci -u:

none - data zustavaji v puvodni podobe (predpoklada se, ze je poradi portu shodne)
spice - vse se unifikuje podle Mikese
rsuk - vse se unifikuje podle Radka

V porovnavacich vystupech je vzdy zobrazena Radkova i Mikesova lokalizace.

Na konci porovnani parts je vypsana tabulka poctu rozdilnych soucastek a celkoveho poctu soucastek daneho typu.

Aktualni sumarni vysledky testu parts:
COMPARE CONNECTIONS DONE: 268 ERROR(S), 5103 OK
F100: 5/123
F101: 5/67
F104: 2/16
F105: 1/28
F111: 1/47
F112: 1/12
F114: 5/12
F202: 1/104
F204: 24/26
F303: 16/90
F304: 1/49
F421: 1/18
F423: 1/2
F424: 49/179
F433: 1/8
F434: 1/15
F601: 2/83
F615: 9/35
F635: 1/12

Aktualni sumarni vysledky testu nets1:
COMPARE NETS DONE: 68 ERROR(S), 9 IGNORED, 1910 OK


Takhle provedu porovnani nets1 + unifikaci na SPICE data

Kód:
./gdg2vhdl -r cesty_blok.txt -u spice -c nets1 >rozdily.txt



Takhle provedu porovnani nets1 + unifikaci na RSUK data

Kód:
./gdg2vhdl -r cesty_blok.txt -u rsuk -c nets1 >rozdily.txt


Kód:
gdg2vhdl, ver. 4.0
Usage:
  gdg2vhdl [OPTION?] - convertor of GDG spice files to VHDL

Help Options:
  -h, --help                                     Show help options

Application Options:
  -s, --spice=filepath                           source SPICE file (testGDG_mod.spice)
  -n, --nets=filepath                            source Netlist file (testGDG_mod_exp.txt)
  -o, --output=output_file                       output file - using stdout if is not set
  -l, --vhdl                                     create VHDL entity GDG_internal (default)
  -p, --path=net_name                            show path to destination net
  -e, --path-elements=net_name                   show elements of path to destination net
  -d, --vhdl-path=net_name                       create VHDL entity for destination net
  -v, --path-verbose                             path verbose mode
  -z, --optimized                                create optimized output (no buffers and use logic primitives)
  -m, --module-name=GDG_internal                 VHDL module name
  -i, --nonstop                                  non stop on connection errors
  -u, --unification=<none,spice,rsuk>            unification of port order
  -r, --rsuk=filepath                            load RSUK netlist
  -c, --compare-method=<parts, nets1, nets2>     compare RSUK and SPICE netlist


Aktualni rozdily

https://www.ordoz.com/gdg2vhdl/4.0/diff_nets1_spice.txt
https://www.ordoz.com/gdg2vhdl/4.0/diff_parts_spice.txt

Pokud necemu nebudete rozumet, tak mi zavolejte.

Michal


Naposledy upravil chaky dne 31.05.2019, 21:37, celkově upraveno 1

Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 31.05.2019, 21:16 
Offline
Kecálek

Registrován: 10.10.2014, 10:40
Příspěvky: 89
Has thanked: 3 times
Been thanked: 48 times
Unifikator mam udelany takhle:
Kód:
        if ( ( GDGELEMENT_ID_F301 == elm->id ) || ( GDGELEMENT_ID_F302 == elm->id ) ) {
            if ( !rsuk_switch_part_ports ( part, "I1", "I2" ) ) exit ( 1 );
        } else if ( ( GDGELEMENT_ID_F303 == elm->id ) || ( GDGELEMENT_ID_F433 == elm->id ) ) {
            if ( !rsuk_switch_part_ports ( part, "I1", "I3" ) ) exit ( 1 );
        } else if ( GDGELEMENT_ID_F306 == elm->id ) {
            if ( !rsuk_switch_part_ports ( part, "I1", "I6" ) ) exit ( 1 );
            if ( !rsuk_switch_part_ports ( part, "I2", "I5" ) ) exit ( 1 );
            if ( !rsuk_switch_part_ports ( part, "I3", "I4" ) ) exit ( 1 );
        };



suksoft píše:
Mikesi jen jsem chtel to sjednotit. I ty pouzivas CLK a clk, takze to nemas v tvem projektu jednotne. Ale je mi to jedno kdyz to nechces sjednotit.

Chaky toto jsou funkcni bloky kde ocekavej jine zapojeni podle Pandy a podle Mikese.
301
302
303
306
F433 - hodne jinak zapojene


Nahoru
 Profil  
 
Zobrazit příspěvky za předchozí:  Seřadit podle  
Odeslat nové téma Odpovědět na téma  [ Příspěvků: 1488 ]  Přejít na stránku Předchozí  1 ... 66, 67, 68, 69, 70, 71, 72 ... 100  Další

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]


Kdo je online

Uživatelé procházející toto fórum: Žádní registrovaní uživatelé a 9 návštevníků


Nemůžete zakládat nová témata v tomto fóru
Nemůžete odpovídat v tomto fóru
Nemůžete upravovat své příspěvky v tomto fóru
Nemůžete mazat své příspěvky v tomto fóru
Nemůžete přikládat soubory v tomto fóru

Hledat:
Přejít na:  
Založeno na phpBB® Forum Software © phpBB Group
Český překlad – phpBB.cz