OldComp.cz

Nakonec jsem to nevydrzel a opravil jsem zpozdeni vystupu u hradel tak, aby to odpovidalo schematum vykreslenym z kremiku. Podle me by to nemelo mit vliv na vyslednou syntezu, ale chtel jsem to mit co nejpresneji s originalem. Zda se, ze synteza probehne trochu jinak a vysledek byl, ze se "nejake drobne problemy s casovanim barev" (viz predchozi post) prestaly projevovat. Jestli by jsi to mohl Martine vyzkouset a overit to. U hradla F641 to prokazatelne pomohlo.
Jinak na simulatoru jsem nasel par mist s logickymi hazardy, ale vetsina z nich se vubec nemusi projevit.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Upravil jsi "jen" diference mezi Q a /Q, nebo delay celého řetězce hradel ve figuře?

//Už to vidím

_________________
TEMS-49, PMI-80, rep. MK14, ZX81, ZXspectrum+, TI58, MZ-800

Jen diference. "Cela struktura" kazdeho hradla je vlastne velice jednoducha a moc prostoru pro laborovani tam neni. Navic, podle specifikace, by tyhle parametry nemely byt v synteze vubec brany do uvahy. Tady se uz pohybujeme docela na hrane, co po dane technologii vlastne chceme. A hlavni otazkou je, jestli je to vubec opodstatnene. Cely navrh je vlastne v RTL modelu, ale co je to v pocitacove technice RTL?
Pripominam, ze zamerem nebylo mit GDG v synchronnim modelu. Takove GDG uz +/- mame. Ale to by uz nebyla replika nebo reverse engineering.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Za mne je to SUPER! Všechny posuny, hlavně v modré, zmizely a nemůžu najít rozdíl proti originálnímu GDG. Paráda a GRATULUJI!

Připojuju pár screenshotů a animovaných GIF, kde první snímek je z origo GDG a druhý z Altera MAX V CPLD. Animace je jen u postaviček, protože jsem nechytil stejný okamžik ve hře, ale všechno ostatní je PŘESNĚ na svých místech. Z monitoru jsem ani nedělal animovaný GIF, protože se tam prostě nic nemění.

_________________
http://www.8bity.cz

A tady pro představu pár animovaných GIF, jak to vypadalo VČERA. Podotýkám, že dnes už Mikeš všechny problémy, co jsou vidět na těchto starších animovaných GIF odstranil, viz předchozí příspěvek.

_________________
http://www.8bity.cz

Tak jsem smazal velkou cast kodu na testovani. Ted budu gdg testovat pomoci Z80 kodu. Predelal jsem emulaci ramky na vic realny kod a pritom jsem zjistil velky problem. Zjistil jsem ze mi pocitac umi zapsat navratovou hodnotu na zasobnik ale uz ji nemuzu precist. Poradne jsem se podival co se deje a zjistil jsem ze se vubec pri cteni z pameti negeneruje CASB. Otazka byla, proc se toto deje? Nebudu rikat problem ale spise rozdil oproti originalu je, ze TV80 cte a zapisuje do pameti pouze v T2 cyklu. Realny Z80 cpu ale pouziva i cast T1 a T3. Takze cas po ktery se toto deje je v emulaci mensi. Druha dulezita cast je vlastni zapojeni uvnitr GDG. Vyvod CPU co jde ven z GDG se soucasne na vyvodu GDG vraci zpet do GDG a tam pro CPU_in je male zpozdeni. Kdyz jsem nemel zpozdeni tak pri cteni nikdy nebyla splnena podminka kdy se aktivuje CASB signal. Jinak uvnitr GDG je to zapojene tak, ze zapis ma delsi impuls nez cteci impuls. Ted to neni kriticke ale urcite bude vhodne na realnem sharpu zmerit jak vypadaji signaly a jake maji sirky. Ted uz mam aktivovany CASB a tak muzu emulovat ramku ale signal CASB neni moc dlouhy a tak kdyz bych realny z80 cpu nahradil TV80 v realnem pocitaci, tak by byl problem s casem aktivace pameti.

Cela tato cast pocitace si zaslouzi casem poradnou analyzu.

To se mi nezda, kdy realna Z80 zapisuje do RAM behem T1 cyklu? Spise je otazkou, jestli ta emulace Z80 v projektu TV80 je dostatecne dobra. Casteji se pouziva T80 jadro. Zkus porovnat casovani tam.
Nemyslim, ze je dulezite "male zpozdeni", kdy signal vede uvnitr GDG z vystupu i na vstup. V cem presne to vadi? To je stejne, jako by tam byl buffer. A ten tam mas, ne?
Jestli se ti negeneruje CASB, tak zkontroluj zapojeni entit padu v GDG. V tom nasem modelu (a v realnem CPLD v Sharpovi) to jede. To jsi prece videl na TM

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Na http://www.radeksuk.cz/sharp/gdg/progra ... Manual.pdf jsem dal datasheet.
Na Figure 4.0-2 je casovani nMREQ a nRD. Klidne podle obrazku muzu rici ze v T1 je to 100ns a v T3 je to 140 ns. Protoze v puvodnim zapojeni je CPU_out a CPU_in jeden a ten samy signal, tak flip-flop uvnir GDG aktivuje pripravu CASB pro zapis pri nabezne hrane T3 a pro cteni dokonce az pri sestupne hrana T3. Takze vlastne se nic neudela, vse je moc pozde. Prave to male posunuti CPU_in o 5ns vse zmeni. Pak se to cele posune o 280 ns drive a uz jsou relativne dobre signaly. Alespon pro mne to ted staci. Otazka na kterou se podivam az nekdy v budoucnu je, proc CAS pro cteni je o 140ns pozdeji nez pro zapis?

Jinak to CPU_in a nCPR_out jsou jedine signaly co se vraceni zpet do GDG pri bezne praci. Asi to ma nejaky duvod proc se to tak udelalo. Mozna ze autor tam umyslne delal zpozdeni signalu.

V nedeli planuji vytahnout do obrazku stavovy automat abych videl co se otevira v jakem case. Mam uz rozchozenou ILA pro 64 vyvodu. Pak se musim podivat proc mi poradne nefunguje klavesnice, zde ocekavam nejaky problem s 8255. Urcite ted nebudu menit TV80, to by mne jen zdrzelo.

Dulezitejsi je menit nazvy cest a zjistit kam co vede a proc. Podivat se na to jak v case pracuji ty Latch1 az Latch4 a jak se meni data ve video ram. To vse je zajimave badani.

Jinak Mikesi u realneho CPU se nMREQ meni pred nabeznou hranou T2 ale v emulatoru TV80 se to meni prave na hrane a proto ti to funguje.

Takze Z80 NEzapisuje v T1, ale jen cte.
V realnem Z80 se MREQ meni se sestupnou hranou T1 a ne vzestupnou T2 (viz strana 71). A ja nepouzivam TV80, proto se neda rict, ze mi neco funguje nebo nefunguje.

No, proste pracuj...

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Mikesi ja jsem psal "Jinak Mikesi u realneho CPU se nMREQ meni pred nabeznou hranou T2 ale v emulatoru TV80 se to meni prave na hrane a proto ti to funguje.". To znamena ze nMREQ se meni jak jsem psal PRED nabeznou hranou T2, jinak receno, muze to byt az 100ns po sestupne hrane T1 (strana 70), coz klidne muze byt jen 44 ns pred nabeznou hranou T2. Dulezite je, ze TV80 to dela prave na te nabezne T2 a tak nemuze reagovat na to co se prave stane. Proto to male posunuti o jeden systemovy takt mu pomuze lepe vyhodnotit situaci. To je samozrejme problem TV80.

Jinak jsem se pokusil rici ze TV80 neni podle vseho vhodna nahrada za realny Z80 CPU, ma hodne jine casovani a realna pamet by asi nestihla spravne zpracovat data. Mne to pro simulaci nevadi, ja simuluji rychlejsi pamet.

Na www.radeksuk.cz/sharp/gdg/program/data2 ... ematic.pdf jsem dal pdf co zobrazuje cast GDG ktera aktivuje DRAM Sharpa. V prave casti jde videt ze signal nMREQ spousti proces, ktery podle CPU_in otevira dve cesty (jednu pro zapis a jednu pro cteni).

Zajimave zapojeny je ee_aktivovani_dram_all_ram_inst. Podle mne, prvni dva vstupy shora jsou uplne k nicemu. Cele by se to melo predelat. Ted to reaguje uplne zbytecne na kazdy pristup do pameti a pritom by stacilo aby to reagovalo jen na dva pristupy na konec pameti. Casem to rozeberu vice.

Microlane na http://www.radeksuk.cz/sharp/gdg/program/data20200620/ jsem dal mz800_gdg.zip. Uvnitr zipu je strucny navod, je to uvnitr souboru navod.txt. Kdyz se ti to podari udelat, tak by jsi mel videt aktualni verzi meho modelu. Vivado mas nainstalovane a tak by ti to melo jit. Napis jak se ti dari.

Suksofte, mohl by jsi, prosim, presmerovat debatu o emulaci ruznych CPU, periferii, pameti, atd. do jineho (treba noveho) vlakna? Prece jen, tohle vzniklo hlavne pro potreby zdokumentovani GDG cipu. Hlavni ukol byl jiz splnen a cela prace byla zavrsena predvedenim funkcni nahrady. Tim netvrdim, ze vsechny prace jsou hotove, zbyva dost co zpetne zdokumentovavat a tady se IMHO debata staci jiz hodne jinym smerem. Sam se v tom nekdy tezce orientuji, co teprve nekdo, kdo to tady nesleduje pravidelne.
Diky.
Pro ty, kteri nejsou tak dobre informovani, tak probehl (mozna trochu karantenni) Talsky mlyn, kde byly predstaveny vysledky dlouheho usili o reverse-engineering celeho GDG cipu, ale hlavne, take byl predvedeny funkcni vzorek implementovany v CPLD a osazeny misto originalu v MZ-800. Cela nahrada se jevi plne funkcni, byt jeste vime o nejakych drobnostech , ktere ale nebrani realizacnimu tymu ve zvolani bingo, je to tady, funguje

Poznamka: I tak je to asi jedno z nejvetsich vlaken na tomto webu

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Mikesi promin ale projekt neni vubec kompletni. Mozna ze to co ty jsi chtel je hotove. Proto budu davat dalsi informace, jak budu desifrovat GDG. V noci jsem na zadost Microlana zverejnil aktualni model. Ted si muze kazdy sam otevrit data a sam zjistovat kam co vede. Myslim ze to zobrazeni je docela pekne a tak treba Lukz si ted muze poradne podivat jak je to uvnitr zapojene. Jak uz Microlan na TM zacal, tak chce porovnavat tvuj a muj model a podivat se dovnitr dat. Data co jsem zverejnil jsou jen data okolo GDG, proto je to tak male a da se to velmi rychle otevrit, udelat syntezu a nechat vygenerovat schemata. Vivado 2018.2 je zdarma, staci se jen registrovat u vyrobce.

Zajimavy soubor je gates.v, zde jsou definice bloku.

Pak v techto trech souborech je popis celeho GDG:
gdg.v
gdg_inst.v
gdg_main_inst.v

Ted je docela dobre prozkoumana cast co ovlada periferie. Dalsi cast co mne bude zajimat bude stavovy automat co ovlada cteni/zapis z video ram. Jednotlive moduly jsou docela dobre popsany. Planuji vyvest do ILA (logicky analyzator) par signalu a podivat se jak se to cele meni v case a kdy se oteviraji jednotlive latche co jsou nakreslene v technickem manualu.

===========

p.s. mimochodem nejctenejsi tema je "OldComp párty V - 13. - 15. září 2019" - to ma skoro milion precteni

6 stranek proti 99? Hmm
Nechtel jsem tohle tema ukoncit, jen jsem chtel oddelit ruzne temata, aby se nemotaly do sebe. Ale kdyz jinak nedas...

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Posilam obrazek jak vypadaji signaly pri rezimu MZ700, kdyz se pouze ctou data.

assign signal0=vystup_oscilatoru_o;
assign signal1=CPU_1_delic4_o;
assign signal2=vystup_faze1_o;
assign signal3=vystup_faze2_o;

assign signal4=nVRAS_out;
assign signal5=nVCAS_out;
assign signal6=nVRWR_out;
assign signal7=nVOE_out;

Je videt ze VCAS a VOE jsou opravu stejne jak se to pise v technickem manualu. Signal1 az 3 je citac a jde videt ze pri stavu 1 se aktivuje RAS. Ve spravnem okamziku se pak udela CAS.

To uz na obrazku neni ale kouknul jsem na VAD sbernici a je tam pekne videt napr. Row 31, Col. 25 a pak Atr. 35. Row se pekne logicky zvetsuje. Col a Atr maji na prvni pohled pekna cisla ale pozor, Col nema platny bit 7 a 0 (vlastnost video ram pameti) a proto se to musi posunout o jednu pozici doprava. Mozna jsou tam zprehazene bity a nicemu to nevadi. To se bude muset overit.

Jinak Mikesi neboj, casem vznikne nove tema "mz800_karlik" a tam budu informovat o FPGA emulatoru Sharpa MZ800 jako celku. Jmeno projektu slo videt uz v noci v datech co jsem zverejnil. Stale ale o vlastnim GDG budu psat sem.