OldComp.cz

Komunitní diskuzní fórum pro fanoušky historických počítačů

Tlsk Mln 2019

Právě je 12 pro 2019, 06:08

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]




Odeslat nové téma Odpovědět na téma  [ Příspěvků: 55 ]  Přejít na stránku 1, 2, 3, 4  Další
Autor Zpráva
 Předmět příspěvku: 5S Computer
PříspěvekNapsal: 05 dub 2017, 20:51 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
Jinak recene SSSSS Computer. Chci si postavit univerzalni pocitac. Puvodne mel nazev SSS ale jeden kamarad tam pridal jedno S, pry tam ma byt jmeno autora a druhy kamarad pridal dalsi S jako "Small". Takze nakonec je z toho 5S. Pry to muze mit pekne logo :-). To neni z me hlavy. Prvni tri S jsou zkratky Sharp, Spectrum a Sam Coupe. Poradi se da prohazovat podle akce. Jine bude na Talskem mlyne, jine na JHConu.

Cele si to predstavuji jako sadu desek 10x10 cm. Rozmer je kriticky - prave tato deska ma dobrou cenu.
Pro zacatek se zamerim aby to fungovalo jak ZX. Az se v lete snad bude delat GDG, tak by se na tom mohlo
zkusit rozchodit hradlova emulace GDG v nejakem Spartanu. Do te doby by se mohla rozjet emulace ULY a nastradat zkusenosti.

-Prvni deska uplne vlevo by mela Z80 CPU a Z80 DMA.
-Dalsi vpravo od ni by mela na sobe 74HCT245 a v prave casti 3x uplne stejny konektor co se pouziva pro PATA HDD. To udela celkem 60 vodicu prokladanych GND.
-Pak by byla dalsi deska, ktera by byla pripojena cca 15 cm plochym kabelem (3x). Na ni opet 74HCT245.
-Nasledovala by deska kde by bylo asi pet konektoru. Jeden privodni a jeden na dalsi desku (upgrade na vice desek) a tri smerem nahoru kam by se pripojovaly desky. Pri trochu fantazii neco jako melo Sapi. Prvni konektor by byl specialni (rozsireny) a tam by se pripojoval CPLD nebo spise nejake FPGA.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 05 dub 2017, 23:19 
Offline
Kecka

Registrován: 27 zář 2015, 12:14
Příspěvky: 49
Has thanked: 1 time
Been thanked: 4 times
Zdravim
neviem ci som tvoj koncept uplne pochopil. Ja som nad podobnou koncepciou tiez rozmyslal, lebo by bola velmi variabilna.
Aj dps 100x100 moze mat standardnu zbernicu z eurodosky, napr. ECB, alebo v minulosti u nas zauzivanu STD (napr Mikro-AR z AR10/85), nestandardne signaly by isli len medzi doskami, alebo kazda zbernica ma neake volne piny
Ako dosky, ktore by sa zapichovali do zbernice by som si ja osobne, zatial len teoreticky predstavoval:
1. CPU + ROM (bios) + trebárs DMA + hlavne posilovac zbernice
2. stránkovanie RAM +RAM, prípadne aj ramdisk
3. doska video, napr ULA + VRAM (ZX), GDG +VRAM (MZ), Y9958+VRAM (msx), alebo len Parallax Propeller (cp/m)
4. stránkovanie portov a porty (paralel, serial, KB, mouse, sound)
5. rozhranie pre storage (IDE, SD,...)
Výmenou biosu a videodosky by sa zmenil pocitac.
Inspiracie napr na: https://www.retrobrewcomputers.org/doku ... :ecb:start


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 05 srp 2019, 14:56 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
Nema nekdo RGB kody barev co dava ZX Spectrum 48 pres analogovy vystup?
Neco je napsano na https://en.wikipedia.org/wiki/ZX_Spectrum_graphic_modes ale podle mne to asi neodrazi realny stav.

Kdyz se podivate do http://www.zxdesign.info/book/ strana 154, tak autor ZX Spectra zmenil jeden vzorec ale ostatni dva vzorce (strana 148) zustavaji puvodni. Takze pro kazdou barvu kde je modra slozka je ted trosku jina barva. Resilo se to nekde?

Jinak pomalu prepisuji obrazky v knize do Verilogu. Uz mam docela dosti obrazku prekresleneych dokonce jsou i prelozene. Tak na konci tydne asi budu moci spustit na realnem stroji cele zapojeni. Uvidime zda to bude fungovat.

Jinak ta barva mne bude zajimat na Scart vystup a pozdeji hlavne na HDMI.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 06 srp 2019, 09:59 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
Tak vcera vecer jsem pokrocil. Prekreslil jsem dalsi dulezite schemata do Verilogu. Hlavni horizontalni a vertikalni citac jsem dokonce udelal jiz jako instanci. Takze uz je z toho i kus realneho hw. Postupne "docistim" vsechny dulezite schemata. Nektere casti zatim ale nemam ani v zakladu prepsane a budu to delat jak uvidim ze to ma cenu. V prvni fazi chci rozjet citace a zkusit rozblikat led na vyvodu co dela flash signal. Pak zkusit udelat RAS a CAS. Pak uz by slo nejak vyvest video signal, asi idelani by byl scart nebo RGB ttl monitor. Zatim nemam nakreslene klicove podkladove moduly ale to uz bude hracka. Pak jeste musim nejak vymyslet jak budu zpozdovat hradla. Vymyslet teda nic nemusim, spis hledam zda se to neda udelat trivialneji. Zdrojovy kod zacina bobtnat. Stale je to ale citelne.

Take jsem si v tabulkovem kalkulatoru udelal prehled pro ruzne verze rychlosti cipu abych vedel co si kde asi muzu dovolit a neudelal strasne drahy projekt pro par
vyvolenych.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 08 srp 2019, 14:14 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
Tak aktualni stav je ze to mam cele prekreslene, teda nahrubo. V noci jsem to dodelal. Prvni schemata budu muset upravit ale neni to nic sloziteho. Ted maji zdrojaky 25kB. Zastavovani CPU jsem nakreslil podle Issue3.

O vikendu planuji to pripojit k osciloskopu a zacit to cele testovat. Nejdrive zkusit blikani diody pripojene na flash signal, nasledne se podivam na RAS a i CAS.

Zatim jsem to portoval na realny stroj Intel Cyclone 10LP s 50MHz CLK. Frekvenci nasobim na 350 MHz. Pak to delim na 7 MHz. Cele reseni ma fungovat tak, ze hlavni frekvenci chci mit prave tu 350. Takze jeden cykl bude trvat 2,85 ns. Tri cykly jsou 8,57 ns a to bude zakladni zpozdeni hradla. Pri prekleslovani jsem jasne videl ze 99% celeho pocitace (mozna i 99,9%) je realne udelano z NOR2 hradel. Hradlo ma podle vseho zpozdeni cca 8 ns. Existuje uvnitr i rychle NOR2 hradlo a to je o 25% rychlejsi, bohuzel ale neni nikde oznacene ktere to je, takze zatim mam vsude jednotne hradlo.

Drzte palce aby to co cekavam i v realnem svete fungovalo.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 08 srp 2019, 20:53 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
Mam radost ze "kamaradi" sleduji formum a hned po zverejneni prispevku mi posilaji "vyhruzne" (pozdravne) sms s dotazem ohledne GDG.

Kluci bez pripraveneho prostredi, kde se bude testovat GDG pro Sharp MZ800 na nejakem stroji se nikam daleko nedostaneme. Uz na podzim 2018 jsem na TM mel na stole FPGA desku o ktere jsem rikal ze chci pouzit na rozchozeni GDG. To stale zatim plati. Svoje vysledky ohledne GDG jsem zverejnil a kazdy muze sam desifrovat GDG. Pro mne je ted dulezitejsi rozjet vlastni proces preneseni zapojeni do realneho FPGA. A prave to ZX Spectrum se na to hodi vice nez lepe. V knize jsou vsechny dulezita schemata a hlavne jsou i zobrazene prubehy a tak muzu velmi rychle overit zda to dela co potrebuji. Hlavni rozdil mezi GDG a ULA je ten, ze ULA pracuje s NOR2 a GDG s NAND2 - ale to je nepodstatny rozdil. Dalsi rozdil je, ze ULA ma zpozdeni 8ns a GDG jen 3ns. Takze GDG je vetsi vyzva.

Zatim jsem se omezil jen na ZX48 abych netristil sily. V hlave mam ale i rozdily mezi ZX128 a Sharpem.

Sharp MZ800 popis
1136 pocet 17MHz cyklu na radku
312,5 pocet radek
355000 pixel cyklu za snimek
17734375 pal frekvence
49,96 obnovovaci frekvence
3546875 frekvence CPU
71000 CPU cyklu za snimek


ZX128 popis
1140 pocet 17MHz cyklu na radku 228*5
311 pocet radek
354540 pixel cyklu za snimek
17734375 pal frekvence
50,02 obnovovaci frekvence
3546875 frekvence CPU
70908 CPU cyklu za snimek

zajimave odkazy jsou:
http://dzi.n.cz/8bit/doc/mz800pal.php
https://www.worldofspectrum.org/faq/ref ... erence.htm

U toho odkazu ZX128 je ale spatne vypocitano "interrupt occurs at 50.01 Hz".

Za ty dve hodiny denne se toho moc neda udelat ale i tak vidim velky posun dopredu. Jinak prostredi mam pripravene pro Verilog ale soucasne tam muzu pouzivat bez omezeni VHDL, takze muzu kombinovat ruzne moduly. To se muze hodit. Pocet erroru a warningu jsem zmensil na nulu.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 11 srp 2019, 18:51 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
Tak jsem vcera delal na projektu. Bohuzel jsem vybral z internetu hodne spatny debouncing modul na ruseni zakmitu na tlacitkach. Chvilku mi trvalo nez jsem byl ochotny vzit v potaz, ze nefunguje jak ma. To ale melo za vyhodu, ze jsem videl a zcela pochopil https://en.wikipedia.org/wiki/Metastabi ... lectronics). Konkretne cast "Example". To si kazdy zkuste. Je to zajimave videt jak RS klopny clen osciluje. Jinak receno, do prvniho nulovani nebo nastaveni neni definovan stav Q (a i nQ) a proto obvod se chova jako oscilator. Po resetu FPGA jsou oba vystupy v log0 - coz je spravne. Samozrejme po resetovani/nastaveni obvodu je vse jak ma byt. Debouncing modul jsem si napsal sam a podle mne lepe.

Klicovy cil rozchodit horizontalni a vertikalni citac a za tim flash counter byl splnen. Ted dioda blika jak ma. Soucasne se ukazalo co vse se musi jeste udelat. Je toho hodne.

Zatim jsem dal do top-level urovne drtivou vetsinu modulu (tak 90%) a stale to jde prelozit. Pristi tyden dodelam i ty mene dulezite moduly a zajistim aby vsechny vyvody ULA jsem mel na jednom miste.

Zatim jsem zustal u Verilogu a nepresel jsem na SystemVerilog. Mozna u toho i zustanu, uz je toho hodne napsane.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 13 srp 2019, 22:45 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
Tak aktualni stav projektu je tento. Predevcirem a vcera vecer jsem na tom makal. Zacina to krystalizovat. Cistim jednotlive entity. Uspesne se mi podarilo spojit vsechna schemata. Jinak bude na tom jeste hodne prace.

Ted to cele bere tyto zdroje:
Family : Cyclone 10 LP
Total logic elements : 574
Total combinational functions : 518
Dedicated logic registers : 235
Total registers : 235
Total memory bits : 677
Embedded Multiplier 9-bit elements : 0
Total PLLs : 1

Co mne nejvice tesi je: "Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 0 warnings"

Ted se zajimam o ty jednotlive logicke bloky (strana 264-266). Dekodoval jsem co to presne dela na jake jsou asi prubehy signalu a podle mne to nejsou uplne idelani klopne obvody. Sice jsou velmi ekonomicke na pocet hradel ale na druhou stranu maji snahu byt trosku hazardni.

Klicovy FD registr vypada takto (je to lepsi obrazek) https://www.transtutors.com/questions/f ... 143621.htm Stejny obrazek je take nakresleny na http://www2.elo.utfsm.cl/~lsb/elo211/ap ... .doc1.html konkretne 6.26. Ale pozor, v ZX neni mezi hradlem1 a hradlem2 ten propoj. Takze to cele funguje trosku hazardne. Funguje to zajimave. Kdyz je CP v log1 tak hradlo3 a hradlo2 jsou v log0. Takze se nic nedeje. Jakmile ale se dostane CP do log0, tak se okamzite na hradle2 na kratkou dobu vytvori signal log1. Mezitim na hradle3 zustane log0 v pripade ze na D je log1. Jinak pri log0 na D se na hradle3 bude log1. Ta log1 zapricini ze na hradle2 bude log0 a tak nakonec log1 na hradle3 pretlaci vystup do Q=0.

Jinak receno vzdy se aktivuje SET ale v pripade ze je potreba RESET, tak hradlo3 pretlaci SET a konecny stav je ten co ocekavame.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 13 srp 2019, 23:01 
Offline
Pan Generální

Registrován: 16 čer 2014, 12:23
Příspěvky: 2607
Bydliště: Jesenice u Prahy
Has thanked: 16 times
Been thanked: 150 times
Prosím Tě, piš do záhlaví příspěvku, co jsi modeloval ?


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 13 srp 2019, 23:11 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
danhard píše:
Prosím Tě, piš do záhlaví příspěvku, co jsi modeloval ?

ULA ZX Spectrum podle http://www.zxdesign.info/book/.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 13 srp 2019, 23:15 
Offline
Pan Generální

Registrován: 16 čer 2014, 12:23
Příspěvky: 2607
Bydliště: Jesenice u Prahy
Has thanked: 16 times
Been thanked: 150 times
Takže ZX48.
Není trapné, že takovou HigEnd technologií to má 2x tolik klopáků, než emulace na CPLD s použitím "lidské inteligence" ?

Nějak proháníte data vším možným, ale asi přestáváte používat mozek :roll:

ps. je ta brožůrka někde ke stažení ?


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 13 srp 2019, 23:44 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
Duvod proc je tam tolik registu je ten, ze kazde realne hradlo v ZX ma zpozdeni 3x CLK, coz je cca 8,57ns. FPGA bezi na 350MHz. Muzu klidne rici ze skoro cely pocitac je sestaven z NORULA2.


==========

par ukazek modulu:

module DELAY3(input GCLK, input in, output out );

reg out1_reg;
reg out2_reg;
reg out3_reg;
wire out1_next;
wire out2_next;
wire out3_next;

always @(posedge GCLK)
begin
out1_reg <= out1_next;
out2_reg <= out2_next;
out3_reg <= out3_next;
end

assign out1_next = in;
assign out2_next = out1_reg;
assign out3_next = out2_reg;
assign out= out3_reg;

endmodule


//-------------------------------------------


module NOTULA1 (input GCLK, input in, output out );

reg funkce1;
wire out2;

always @(posedge GCLK)
funkce1= !in;

DELAY3 d3(GCLK, funkce1, out2);
assign out=out2;

endmodule


//-------------------------------------------


module NORULA2 (input GCLK, input in1, input in2, output out );

reg funkce1;
wire out2;

always @(posedge GCLK)
funkce1= !(in1 | in2);

DELAY3 d3(GCLK, funkce1, out2);
assign out=out2;

endmodule


//-------------------------------------------


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 14 srp 2019, 10:19 
Offline
Profík

Registrován: 11 lis 2013, 10:29
Příspěvky: 673
Has thanked: 97 times
Been thanked: 155 times
danhard píše:
Takže ZX48.
Není trapné, že takovou HigEnd technologií to má 2x tolik klopáků, než emulace na CPLD s použitím "lidské inteligence" ?

nc
danhard píše:
Nějak proháníte data vším možným, ale asi přestáváte používat mozek :roll:
pouzivej jednotne cislo
danhard píše:
ps. je ta brožůrka někde ke stažení ?

ne ke stazeni, ale ke koupeni ;-) Ac nejsem skalni Spectrista, tak ji mam taky - koupenou

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 14 srp 2019, 19:18 
Offline
Pan Generální

Registrován: 16 čer 2014, 12:23
Příspěvky: 2607
Bydliště: Jesenice u Prahy
Has thanked: 16 times
Been thanked: 150 times
A nestačilo by používat třetinové hodiny ?


Nahoru
 Profil  
 
 Předmět příspěvku: Re: 5S Computer
PříspěvekNapsal: 14 srp 2019, 19:34 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1981
Has thanked: 86 times
Been thanked: 235 times
danhard píše:
A nestačilo by používat třetinové hodiny ?


Neslo, pak by se nedalo simulovat "dark flash edges" strana 240 a "Variable pixel width" strana 244.

Jinak tech 350 MHz jsem zvolil proto, ze Spartan6 umi max 375 MHz. 10LP umi 437 MHz a tak zde planuji otestovat 434 MHz a pro Artix-7 bych rad zkusil 504 MHz a kdyz by to slo tak i vice (max 667 MHz). Idelani by bylo pro kazdy FPGA pouzit co nejvetsi frekvenci co pujde.


Nahoru
 Profil  
 
Zobrazit příspěvky za předchozí:  Seřadit podle  
Odeslat nové téma Odpovědět na téma  [ Příspěvků: 55 ]  Přejít na stránku 1, 2, 3, 4  Další

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]


Kdo je online

Uživatelé procházející toto fórum: Žádní registrovaní uživatelé a 1 návštěvník


Nemůžete zakládat nová témata v tomto fóru
Nemůžete odpovídat v tomto fóru
Nemůžete upravovat své příspěvky v tomto fóru
Nemůžete mazat své příspěvky v tomto fóru
Nemůžete přikládat soubory v tomto fóru

Hledat:
Přejít na:  
cron
Založeno na phpBB® Forum Software © phpBB Group
Český překlad – phpBB.cz