OldComp.cz

Bláhově jsem stále doufal, že se to dostane do náhrady pinově 1:1.

https://archiwum.allegro.pl/oferta/xc4002a-6pq100c-pqfp100-xilinx-logic-cell-array-i5054280728.html

_________________
TEMS-49, PMI-80, rep. MK14, ZX81, ZXspectrum+, TI58, MZ-800

Doufat stale muzes. Ale ber to realisticky, tento obvod ma minimalne napajeni jinde a tak nepujde trivialne pouzit. Musi se pouzit nejaka prechodka.

Mikesi jedno z reseni je udelat desku a tu pripajet podobne jako to delal Nobomi pri oprave MZ700. Na tu desku dat 2x https://alchitry.com/collections/all/pr ... connectors to dohromady dava 100 vyvodu. Pak na desce nahore by mohl byt primo fpga nebo jiny konektor na jinou desku. Ja o tom zatim nepremyslim, je to docela slozite a vse je hodne miniaturni.

Ja ted nemam zajem delat nahradni dil pro MZ800. Muj cil jsou pouze informace jak je to uvnitr zapojene a spise udelat novou zakladni desku MZ800 s moznosti novych vlastnosti. Jak to na poslednim TM navrhl Judeware.

Pozdeji napisi jakou cestu jsem si vybral ja.

To microlan: Jasne, to bych take nejradeji. Ted by bylo potreba doresit ten mezistav, kdy je potreba se ke stavajicimu GDG pripojit a mit moznost na nem laborovat. Take predpokladam, ze vyvojova deska bude vetsi a bude obsahovat nejake merici piny a konektor JTAG
A berte take v uvahu, aby ty nove cipy byly trochu normalne sehnatelne, nemluve o nejake podpory od vyrobce do budoucnosti.

Jenze ja se uz 14 dni snazim neco konkretniho nakreslit v Eagle. Tak aby to bylo vyrobitelne, nasaditelne do realneho Sharpa a taky pouzitelne pro dalsi praci.
To suksoft: ok, takze 3x ten konektor, to je sirka min 21mm x 12mm delka. Vleze to na tu desku? Osadis to a bude tam pak drzet 100 pinovy kabel, kdyz ho budes tahat ven?

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Popis konektoru je https://cdn.shopify.com/s/files/1/2702/ ... 0169679821 - je to ten 50 vyvodovy.
Vlastni konektor potrebuje prostor 13,9x6,4 mm. Je potreba dva konektory vedle sebe.

Desticka by byla o neco vetsi nez je otvor. Cca bych to odhadoval na 23,4 x 16,9 mm. Na spodni strane na krajich nesmi nic byt aby to nahodou neslo do zkratu. Na teto desticce by byla jina vetsi kde by asi bylo 2x xc95144xl - to by melo za ukol prevest napeti z 5V na 3,3V ven z desky na FPGA. Vlastni FPGA by bylo na jine desce. Z ceho mam trosku strach ze tlak pri pripadnem rozpojeni tech konektoru bude tak velky ze utrhne pajeni. Ale prvni nacvaknuti by to mohlo vydrzet.

-------------

Ja v prvni fazi par signalu vyvedu z THT soucastek rozmistenych po desce.

udelal jsem si maly seznam:
11 vyvodu co se nemusi resit (napajeni a podobne)
4 co nejsou zapojene na desce
8+8+8+4=28 co jsou pro video ram
57 vyvodu co je vhodne prednostne resit

Takto vypada vymena GDG u MZ700

http://www.8bity.cz/wp-content/uploads/ ... ng_GDG.jpg
http://www.8bity.cz/wp-content/uploads/ ... ng_GDG.jpg

a nejak podobne jsem myslel to vymenit. Jen mimo ARM by tam byl 2x smd konektor.

Zkousel jsem udelal syntezu kodu, ktery jsme analyzovali z realneho GDG a narazil jsem na urciry problem. Tak jak mame definovane rozhrani pinu z cipu, tak nam to vychazi na 192 vyvodu, protoze mnohe jsou sestavene ze dvou nebo tri dratu. Mezi samotnym cipem a fyzickym vyvodem je jeste zapojeny v/v interface a ten prave pouziva pro sve ovladani vice vyvodu. Aby se to sloucilo, musi se napsat funkce, ktere to zaridi. V soucasne dobe ale nemam nakrelene polovodicove struktury, ktere by to implementovaly. Tak si zatim pomaham jednoduse napsanym kodem ve VHDL, ktery to dela.
Upravil jsem proto nas popisny soubor (GDG_pinout.csv), kde jsem pridal jeden sloupec. Diky tomu se da odvodit, co k cemu patri a jak je to v realu spojene dohromady. Novou verzi prikladam. Jsou v nem zaroven prejmenovany nektere signaly. Kdo to pouzivate, muzete si ty zmeny zahrnout do svych definic? Snad jsem tim nezpusobil moc potizi.
Dobrou zpravou je, ze kdyz jsem se pokusil udelat syntezu tohoto zapojeni do realneho logickeho pole, tak to dopadlo docela dobre. Je potreba nejakych 84 registru a 290 logickych elementu. Zatim jsem pouzival Cyclone II. To mi pripada jako docela dobry vysledek, na poprve
Ted uz to zacina cekat na fyzickou realizaci do realneho Sharpa. Snad se bude, v tomto ohledu, neco zajimaveho dit na Talskem mlyne, ktery uz bude za nedllouho...

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Zkousel jsem roztridit vsechny v/v piny na GDG a porovnat je s dokumentaci od uPD65000 cipu. Ta popisuje 10 typu pinu. Na GDG by jsme meli mit pouzitych pet. Otazkou je, ktere jsou ktere.
- Input piny by mely byt FI01 nebo FI02. Jeden je s urovni CMOS, druhy s TTL. Ktery mame a cim se mezi sebou muzou lisit? Odporem na vstupu asi ne, tak ze by nejakou jinou kombinaci diod? Nebo cim?
- Output je jen jeden typ FO01
- Output s otevrenym drainem je bud EXT1 s otevrenym N-kanalem nebo EXT2 s otevrenym P-kanalem. My mame asi EXT2, tzn. otevreny P-kanal. Ok?
- Output 3-stavovy buffer, to je BO08. To je jasne.
- a nakonec, 3-stavovy I/O buffer BO03 se vstupni urovni CMOS nebo BO04 s urovni TTL. Otazka stejna jako predtim, jak se lisi a ktery je pouzity?
To by bylo 5 typu v/v pinu, ktere jsou pouzite?
Mohli by jste se na to nekdo podivat a poradit? Treba Panda38, ten s tim ma asi nejvetsi zkusenosti, kdyz to pred casem kreslil
Jeste by me docela zajimal tvar nadotovane vrstvy P na substratu. I kdyz to bude asi obtizne zjistit, kdyz je cely polovodic v miste v/v pinu prekryty jednou nebo dvema vrstvami hliniku a stini pohled na substrat. Dalo by se to nejak odhadnout?
Pak je tam jeste rezistor na vstupu, jak je velky? Myslim kolik Ohmu?
Pro pripomenuti prikladam snimek pinu BO03.

Je zajimave, ze vsechny pouzite tranzistory, ktere jsou pripojene na GND, tak cini na jednom miste. Na fotce uprostred dole.
A pak jeste, ci je tvorena propojka z privodu IN, na fotce svisla hneda cara mezi tranzistory T15 a T16?

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

TTL vs. CMOS vstup se muze resit pomerem velikosti vstupnich tranzistoru. Pro CMOS jsou parametricky identicke, takze preklapeci uroven je uprostred napajeciho napeti. Pro TTL je spodni tranzistor silnejsi, takze driv "prepere" ten horni a stupen preklopi pri nizsim vstupnim napeti.

Mikesi az budu nekdy v budoucnu zpracovavat GDG_pinout.csv tak to zkusim vymenit za novou verzi. Asi to nebude problem.

Jinak si delam pracovni prostredi. Neni to moc videt a tak nepisi. Ale mam novy OS pro Eagle, Viewmate atd. Visual Studio mam preneseny na jiny stroj. Dnes mi konecne prisel zajimavy FPGA kit za rozumnou cenu. Skoda ze je to stahnute z nabidky Alibaby. S pomoci tohoto kitu bych mel byt schopen merit zpozdeni pod 2ns.

Mikesi na te ZX ULA jsem si overil v praxi ze proste prekresleni zapojeni neni v realu (prilis) funkcni. Opravdu uvnitr FPGA je vse idelani a proto jsou zde stavy ktere nejsou bezne v realnych cipech. Kazdy realny cip ma kazdou cestu jinak dlouhou a i tranzistor ma trosku jinou velikost a tak nic neni uplne stejne. Pekne je to videt na RS obvodech. Musim ale rici ze vetsina oscilaci sama po urcite dobe zanikne a tak za par stovek ns je vse ve stabilnim stavu.

Mam tady takovou zahadu. Pin 38, coz je INH5 je otevreny kolektor (OC). Presneji by melo byt Open Drain, kdyz je to CMOS. To je jasne, na vstup jde jeden signal, ktery pokracuje na pin. To je definovane ve specifikaci jako EXT1 (nebo EXT2). Ale pak tu jsou signaly CRS a SIO, piny 88 a 89, ktere jsou taky Open Drain, ale v zapojeni nemaji jen vstup, ale take vystup a enable. Pin je tedy input/output. To, ze je to Open Drain by bylo v poradku. Jake je ale jeho oznaceni ve specifikaci? Chtelo by to nejakou kombinaci Interface Block BO03 a EXT1.
Panda38, mohl by jsi zkontrolovat, jestli piny 88 a 89 jsou opravdu Open Drain? A Open pro N-kanal nebo P-kanal? Nebo, jeste k tomu, mohl by jsi 'nasekat' snimek GDG podle jednotlivych pinu? Moc by mi to pomohlo. Dekuji.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr

Promiň teď se k tomu vůbec nedostávám (a asi ještě chvíli nedostanu).

Mikesi to "OPEN" v servisnim manualu neznamena "open drain" ale "nezapojeno" (mysleno na desce).

Nemate nekdo nakresleny GDG v Eaglu? Mam pouzdro ale nemam vlastni "device". Ptam se abych to nedelal zbytecne.

Uz to mam od Mikese. Moc mu dekuji.