OldComp.cz

Komunitní diskuzní fórum pro fanoušky historických počítačů

Tlsk Mln 2019

Právě je 08 pro 2019, 02:49

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]




Odeslat nové téma Odpovědět na téma  [ Příspěvků: 1240 ]  Přejít na stránku Předchozí  1 ... 79, 80, 81, 82, 83
Autor Zpráva
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 27 lis 2019, 09:36 
Offline
Profík

Registrován: 11 lis 2013, 10:29
Příspěvky: 671
Has thanked: 97 times
Been thanked: 154 times
Na TM byly definice opraveny, protoze nesedely grafy na simulatoru. Obe hradla ted odpovidaji zapojeni, funkci i logice. Navic je to transparetni vuci konverzi na VHDL.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 27 lis 2019, 12:20 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1973
Has thanked: 86 times
Been thanked: 234 times
Na http://www.radeksuk.cz/sharp/gdg/program/data20191126/
jsem dal vzory.jpg od Pandy. Pak jsem tam dal dva obrazky, jak ted mam u mne definovane F615 a F641.

U F615 mam OUT2 vlevo a vpravo od neho je OUT.
U F641 mam OUT vlevo a vpravo od neho je OUT2.

Potrebuji aby nekdo to zkontroloval a rekl zda to mam spravne ci spatne.

======

Mikesi jeste jsem prejmenoval F666 na F666_D_Type_Buffered_Flip_Flop_C_Inv_Set.vhd . Doplnil jsem nazev o to "C".


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 29 lis 2019, 19:10 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1973
Has thanked: 86 times
Been thanked: 234 times
Strucne napisi jaky je u mne stav na desifrovani gdg.

Stale je problem s cestou P3610535 // nKEY_in. Ma dve vystupni mista a jde to do "zkratu". To se dlouhodobe nedari vyresit ale verim ze pomoci postupneho dekodovani se najde reseni. Dalsi vec co se bude muset udelat je kontrola zda pouze a jen mista kde muze funkcni blok byt propojen s globalnimi cestami jsou opravdu pouzita, to planuji resit o Vanocich.

V soucasne dobe generuji dva soubory gdg.v a gdg_inst.v. Prvni gdg.v je vlastne verilog kod co obsahuje vse ohledne GDG. gdg_inst.v je pomocny a vklada se do prvniho. Takto nemusim mit slozity program a lepe se to resi. Uz to jde par dni i prelozit do Artix-7. Asi ani nepujdu zatim do System Verilog abych to mohl bezproblemove pouzit i pro jine vyrobce FPGA. Take jsem to uz oddelil od projektu ZX ULA a udelal jsem samostatny projekt.

Hlavni modul jsem nazval sharp_mz800_gdg.
Dalsi jsou ted: nezarazeno, nJOY_ENABLE, hlavni_delic a IORQM1RD

Snizil jsem pocet warningu pod sto a to uz je prijemne cislo. Ted musim vyresit d-latch F601 a F604 - to neni kriticke ale chci to mit uplne koser. Pak musim rozsirit program o kontrolu vyvodu a generovat "podskupiny" funkcninch bloku podle toho jake vyvody realne pouziji pro pripadnou instanci.

Pak bude nasledovat ukol delat vzruchy na vstupu a sledovat co se meni. Uz se tesim jak to budu delat.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 01 pro 2019, 03:04 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1973
Has thanked: 86 times
Been thanked: 234 times
Tak jsem pokrocil. Klicove je delat nejake vhodne zmeny na sbernici a kontrolovat co to uvnitr obvodu dela. Udelal jsem maly obvod co to dela a budu to moci v budoucnu rozsirit. Ukazuji par vstupnich signalu co jdou dovnitr GDG. Obrazek je z realneho FPGA z ILA modulu.


Přílohy:
gdg1.png
gdg1.png [ 40.83 KiB | Zobrazeno 250 krát ]
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 01 pro 2019, 12:40 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1973
Has thanked: 86 times
Been thanked: 234 times
Tak dalsi pokrok. Toto je seznam hradel co delaji aktivaci vyvodu na Joystick. Ten reaguje na portu 0F0h a 0F1h. Toto je test portu 0F1h.

F100_NOT B0456( .I(P0230127), .O(P0230125) );
F302_NAND B0457( .I1(P0230125), .I2(P0270127), .O(P0450059) );
F202_NOR B0462( .I1(P0000003), .I2(P0450059), .O(P0490125) );
F302_NAND B1024( .I1(P0490125), .I2(P4880193), .O(P4880227) );
//---

F421_AND_NOR_1_2 B0871( .I1(P5920193), .I2(P5720193), .I3(P5120057), .O(P4880193) );
F304_NAND4 B0270( .I1(P5110059), .I2(P5330056), .I3(P5650056), .I4(P4650000), .O(P5120057) );
F101_NOT_NOT B0423( .I(P5520000), .O(P5150091) , .nO(P5110059) );
F101_NOT_NOT B0275( .I(P5290000), .O(P5310057) , .nO(P5330056) );
F101_NOT_NOT B0283( .I(P5080000), .O(P5630057) , .nO(P5650056) );
F102_NOT16 B0437( .I(P5730000), .O(P5720091) );
F304_NAND4 B0893( .I1(P5720091), .I2(P6050124), .I3(P6350125), .I4(P6110159), .O(P5720193) );
F304_NAND4 B0898( .I1(P5720091), .I2(P6030125), .I3(P6350125), .I4(P6110159), .O(P5920193) );
F101_NOT_NOT B0597( .I(P6390000), .O(P6030125) , .nO(P6050124) );
F101_NOT_NOT B0751( .I(P5950000), .O(P6110159) , .nO(P5930127) );
F101_NOT_NOT B0605( .I(P6160000), .O(P6350125) , .nO(P6370124) );

==

Kam je pripojeny signalovy vodic:
F100_NOT B0456( .I(P0230127), .O(P0230125) ); /IORQ_in signal1
F302_NAND B0457( .I1(P0230125), .I2(P0270127), .O(P0450059) ); k tomu pridan jeste /M1_in signal2
F202_NOR B0462( .I1(P0000003), .I2(P0450059), .O(P0490125) ); k tomu pridan jeste RD_in signal3
F302_NAND B1024( .I1(P0490125), .I2(P4880193), .O(P4880227) ); /JOY_out signal4

Je videt aktivace /JOY_out pri spravne kombinaci vstupu.


Přílohy:
gdg2.png
gdg2.png [ 45.49 KiB | Zobrazeno 230 krát ]
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 01 pro 2019, 17:09 
Offline
Profík

Registrován: 11 lis 2013, 10:29
Příspěvky: 671
Has thanked: 97 times
Been thanked: 154 times
suksoft: CS pro JOY a KEY jsou uz zmapovane ve VHDL docela dlouho (a taky overene simulaci), takze jesti ti to nechodi, tak musis mit chybu v datech nekde u sebe. Jinak, uz jsou odzkousene vsechny CS pro periferie. Overena je i prace s nekterymi registry pametovych banka atp.

Po exportu do low-level VHDL se uz 'prozkoumavani' oddelilo a presunulo na spojovani jednotlivych hradel do vetsich funkcnich celku. To, co existuje v tom low-level VHDL je pomerne slusne funkcni a dava to pekny obraz o funkcnosti GDG. Pro me uz tady 'investigativni' prace konci (vlastne uz skoncila docela davno, jeste pred TM). Mozna by bylo lepsi, asi to udelam, zalozit nove vlakno a oddelit oba smery, aby se to zbytecne nepletlo.

---------------------------------------------------------------
Konecne se mi povedlo 'dohnat' to, co udelal nobomi v jeho snaze slucovat low-level VHDL do vetsich celku. Nasel jsem vstupni driver na data a hned na to jeden 13-ti kanalovy multiplexer, coz povazuji za velky uspech (alespon pro me). Tohleto zjednodusi schema z 18 a 16 hradel do dvou. Pekne ne? ;-)
Po pochopeni zakladniho principu a zauceni, je to sice makacka, ale uz to celkem jde a dava to smysl. Zaroven je pekne, ze vysledek jde dobre simulovat a overit, ze se clovek nikde nespletl.
Ted by IMHO bylo potreba, nebo by to bylo vhodne, nahradit signaly, ktere tvori jednotlive busy/sbernice do jednoho signalu, ktery ma patricny pocet bitu. Nastesti se to Quartus snazi docela obstojne navrhovat sam a ulehcuje praci.

_________________
Sharp MZ-800++, MZ-1500++, MZ-2500++, SM-B-80T, MK-14_replica, HP-85, ZX-80+replica, ZX81, ZX-Spectrum+replica++, PMI-80+replica, SAM coupe++, PMD-85-2A+3, Didaktik-M, SORD-M5, TI-57, TI-59+PC-100, TI99/4A, ZetaV2+ppp, ZX-uno, Petr


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 02 pro 2019, 14:44 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1973
Has thanked: 86 times
Been thanked: 234 times
[quote="suksoft"]Na http://www.radeksuk.cz/sharp/gdg/program/data20191126/
jsem dal vzory.jpg od Pandy. Pak jsem tam dal dva obrazky, jak ted mam u mne definovane F615 a F641.

U F615 mam OUT2 vlevo a vpravo od neho je OUT.
U F641 mam OUT vlevo a vpravo od neho je OUT2.

Potrebuji aby nekdo to zkontroloval a rekl zda to mam spravne ci spatne.

======

Mikesi muzes se na to podivat?


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 02 pro 2019, 15:38 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1973
Has thanked: 86 times
Been thanked: 234 times
Jak jsem jiz psal, tak ja pujdu cestou "slucovanim" funkcnich bloku do modulu. Prvni vlastovky uz mam. Dalsi funkci co budu chtit udelat je prejmenovani cest na neco rozumneho. To hodne pomuze pri dekodovani gdg uvnitr cipu. Clovek muze rychleji pochopit funkcni signalu.

Puvodne jsem chtel jit cestou prosteho vygenerovani kombinacniho obvodu. Bohuzel uvnitr GDG je 8 cest do nejdou prelozit az do hardware. Takze simulace, synteza a implementace jsou v poradku ale uz do vlastniho obvodu se to neda dat. Coz je i logicke, obvod se chova podle toho jak dlouhe jsou cesty uvnitr FPGA a po kazdem prekladu to muze byt jine. Resenim je samozrejme zrusit tyto cesty a pozdeji se na to podivat a vlozit tam nejake zpozdeni. Ja jsem se rozhodl jit cestou kterou jsem pouzil u projektu ZX ULA. Kazdy vystup funkcniho bloku ma na sobe flip-flop latch. Ten ted dela zpozdeni 5,6ns, to bohuzel zatim musim mit takto pomale aby mi sla ta ILA. Realny cip umi ale i 550 MHz, takze zpozdeni budu moci zmensit az na 1,82ns a to uz je asi realne zpozdeni uvnitr GDG.

Po pouziti velmi agresivnich atributu jsem donutil Vivado delat presne kod jaky chci. Skoro uplne jsem zakazal jakoukoliv optimalizaci.

V priloze je obrazek jak ted vypada modul IORQM1RD. Kdyz se jeste prejmenuji cesty na neco citelnejsiho, tak to bude i bezneho cloveka citelne.


Přílohy:
gdg3.png
gdg3.png [ 105.31 KiB | Zobrazeno 168 krát ]
Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 04 pro 2019, 19:52 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1973
Has thanked: 86 times
Been thanked: 234 times
Tak predevcirem v noci jsem dokoncil naprogramovani toho alisasu. Zatim to dava dobre vysledky. Take jsem udelal prvni verzi importu "bloku", i to funguje. Ted budu muset jeste predelat definice funkcnich bloku z VHDL do Verilogu. Prvni pulku mam. Pak udelam prejmenovani i vystupu z GDG aby se pouzivalo jmeno a ne cislo spoje. Lepe se to pak zpracovava.

Uz ted ale vidim ze resit to pouze ze schematu zapojeni co ukazuje Vivado (ale i jiny program) neni uplne idelani. Male moduly se takto daji resit ale jeste nezarazene bloky jsou dosti necitelne. Kazdopadne rozsekani cipu na male moduly je jasne reseni a tak to budu resit. Uvnitr gdg jsem si oznacil tu odcitacku a tam bych chtel zkusit se rozhlednout o okoli.


Nahoru
 Profil  
 
 Předmět příspěvku: Re: GDG foto cipu
PříspěvekNapsal: 05 pro 2019, 18:58 
Offline
Pan Štábní

Registrován: 19 črc 2013, 15:54
Příspěvky: 1973
Has thanked: 86 times
Been thanked: 234 times
Tak dalsi posun. Funkcni Bloky F5xx jsou predelany na Verilog. Vystupy GDG jsou take oznaceny jmeny. Ted jsem zkusil oznacit 8 bitu te odcitacky (je jedina uvnitr GDG) a najit a pak celou cestu ven. V priloze je obrazek ktery to ukazuje. Je to cast modulu "nezarazeno" a ukazuje pres jake hradla to jde na vyvod VAD3out. Jinak ty hradla jsou 2x multiplex, pak synchronizace z CLK a nasledne negace jako posileni signalu pred opustenim gdg. Nezapomente si vsimnout ze z flip-flop obvodu to jde z nO a proto se to musi negovat.


Přílohy:
gdg5.png
gdg5.png [ 41.11 KiB | Zobrazeno 52 krát ]
Nahoru
 Profil  
 
Zobrazit příspěvky za předchozí:  Seřadit podle  
Odeslat nové téma Odpovědět na téma  [ Příspěvků: 1240 ]  Přejít na stránku Předchozí  1 ... 79, 80, 81, 82, 83

Všechny časy jsou v UTC + 1 hodina [ Letní čas ]


Kdo je online

Uživatelé procházející toto fórum: Žádní registrovaní uživatelé a 1 návštěvník


Nemůžete zakládat nová témata v tomto fóru
Nemůžete odpovídat v tomto fóru
Nemůžete upravovat své příspěvky v tomto fóru
Nemůžete mazat své příspěvky v tomto fóru
Nemůžete přikládat soubory v tomto fóru

Hledat:
Přejít na:  
Založeno na phpBB® Forum Software © phpBB Group
Český překlad – phpBB.cz